利用串行RapidIO交換機設(shè)計模塊化無線基礎(chǔ)系統(tǒng)

本文將討論串行RapidIO交換機結(jié)構(gòu)，特別是新型IDT預處理交換(PPS)在支持DSP、FPGA或ASIC等關(guān)鍵元件在無線基礎(chǔ)設(shè)施解決方案的開發(fā)方面的優(yōu)勢。這可以通過一個針對未來基帶卡(baseband card)的理想架構(gòu)來展示，基帶卡是無線設(shè)備供應商試圖改善性能并降低成本的關(guān)鍵部分之一。我們將詳細討論這個關(guān)鍵系統(tǒng)，以及與這些新系統(tǒng)有關(guān)的板卡級問題，并為設(shè)計者提出利用集中式基帶交換機(baseband switch)的并行功能來獲得最高性能效率的建議。

基站收發(fā)信臺架構(gòu)

圖1顯示了一個近乎理想的基站收發(fā)信臺(BTS)架構(gòu)，可支持串行RapidIO互連，提供一個可支持CPU、DSP、FPGA或ASIC的結(jié)構(gòu)。在這種類型的架構(gòu)中，設(shè)計者在各種處理端點(endpoint)之間分配主要應用任務的功能劃分方面有廣泛的靈活性。該架構(gòu)也易于支持擴展，有助于滿足具體應用根據(jù)性能和成本要求對端點數(shù)量的增減處理。

基帶交換機是基帶卡的核心。它可以把DSP與基帶處理器連接起來，例如用于CDMA系統(tǒng)的碼片率處理器(CRP)。如果DSP可以進行碼片率處理等，就可以簡化FPGA或ASIC，甚至在某些情況下就可以不再使用。

此時，它也可以獲得串行RapidIO帶給應用固有的元件級和板卡級互連的好處。無線基站里的DSP刀片需要高度簡化和高速互連，來進行數(shù)據(jù)傳輸和協(xié)議管理。這些計算密集的嵌入式應用需要系統(tǒng)在信號處理器和緊密連接的DSP陣列之間快速移動數(shù)據(jù)，開放標準串行RapidIO規(guī)范專門可滿足高性能嵌入式系統(tǒng)的需求。

                                               圖1：靈活的架構(gòu)可以根據(jù)需要增加或減少CRP/DSP。

 傳統(tǒng)上，基帶卡都是使用外部存儲器接口等簡單接口在芯片之間進行數(shù)據(jù)或采樣(sample)的傳輸。這種方法對軟件的要求很高，因為它是一種“拉”式接口，其雙向特性會使帶寬利用率降低到25%。

為了確?；鶐Э梢詳U展到更高速度，設(shè)計者需要一種新的串行接口。這種串行接口必須比存儲器接口更智能。同時，它也必須具有初始化和與多處理模塊通信的能力。該功能需要基帶卡上有可自動識別和初始化的器件，以及使這些器件可以靈活通信的協(xié)議。該協(xié)議必須支持確認的和非確認的推拉式通信和帶內(nèi)中斷，以便訪問軟件。開發(fā)基帶算法軟件本身就是一個挑戰(zhàn)性的工作。理想的協(xié)議將使軟件程序員不必再重復開發(fā)一個通信協(xié)議。

如上所述，串行RapidIO是專為滿足這些需求而量身定制的，Altera、飛思卡爾、IDT、TI和賽靈思等公司都已提供了各種集成電路。串行RapidIO也可為圖1中描述的基帶架構(gòu)的開發(fā)提供支持。

串行RapidIO標準補充了開放式基站架構(gòu)發(fā)起組織(OBSAI)、通用公共無線電接口(CPRI)和先進電信計算架構(gòu)(ATCA)帶給機箱和系統(tǒng)級的模塊化優(yōu)勢，這是通過將這些優(yōu)勢擴展到板卡和元件級實現(xiàn)的。OBSAI和CPRI都沒有規(guī)定基站設(shè)計中的線卡接口。

此外，串行RapidIO對DSP集群高度靈活的支持使設(shè)計者可以具有成本效益的方式開發(fā)極其靈活和可擴展的架構(gòu)，這種方式在初期不能被簡單地復制，是一種基于FPGA或ASIC的設(shè)計。例如，基站設(shè)計者可采用串行RapidIO為宏蜂窩應用開發(fā)一個DSP密集的系統(tǒng)，實現(xiàn)新技術(shù)的快速應用，以支持更大的區(qū)域覆蓋。然后重復利用原來設(shè)計中的絕大部分，用于微蜂窩或微微蜂窩環(huán)境的小規(guī)模解決方案，這樣就可以具有成本效益的方式滿足預期的飽和度及密度。

最重要的是，串行RapidIO可通過集成控制和數(shù)據(jù)流量，將簡單而耗時的任務從處理器卸載，以及區(qū)分高低優(yōu)先級數(shù)據(jù)流量來簡化處理器之間的通信。

回到圖1的架構(gòu)，基帶交換機也可通過CPRI/OBSAI或使用專用接口(基于LVDS)連接射頻卡，該接口通?？芍С指咚俨蓸恿髁?。速率可高達3,072Mbps(CPRI定義)，且該系統(tǒng)可支持多種形式的類似鏈路，通常每個射頻卡可對應一個鏈路。 [!--empirenews.page--]

在上行鏈路端，來自射頻卡的采樣被分發(fā)到處理模塊中。對于基于CDMA的系統(tǒng)，這些采樣被傳輸?shù)紺RP中。傳輸過程中，采樣也會根據(jù)處理器或算法的需求進行格式化。本文后半部分將詳細介紹這種格式化。

一旦碼片率處理完成，多個CRP中出現(xiàn)的用戶通道就開始進行符號率處理(如前向糾錯、語音處理等)。由于采樣被轉(zhuǎn)換成位，而且CDMA的去擴頻功能已經(jīng)完成，該功能需要的帶寬更低。此時，這個“符號”信息需要從CRP轉(zhuǎn)換到DSP。當DSP完成符號率處理后，信息包必須轉(zhuǎn)換成傳輸模塊轉(zhuǎn)交給網(wǎng)絡的上層。這兩種交換操作均由基帶交換機執(zhí)行。

基帶架構(gòu)優(yōu)勢

正如前面提到的，圖1中描述的架構(gòu)具有極高的靈活性和可擴展性，在這種架構(gòu)中，設(shè)計者在分配各種處理端點之間的主要應用任務功能劃分方面有廣泛的靈活性。由于架構(gòu)已經(jīng)不再與運算密切相關(guān)，流量和處理能力可在運行時間內(nèi)從一個器件轉(zhuǎn)移到另外一個器件。該架構(gòu)也具有可擴展性，有助于滿足具體應用在性能和成本方面所需的端點數(shù)量增減。例如，可以輕易改變DRP和DSP的數(shù)量，以實現(xiàn)相同的設(shè)計可以匹配到從微微蜂窩到大型基站的設(shè)計要求。

包括IDT公司在內(nèi)的多家供應商都可提供交換機解決方案執(zhí)行這種基于結(jié)構(gòu)(fabric-based)的架構(gòu)。最近推出的IDT PPS為該應用帶來了數(shù)據(jù)分配和DSP加速的組合方案。PPS不僅可作為交換機連接各種串行RapidIO端點，也可為集群(cluster)中DSP重復格式化需求提供數(shù)據(jù)處理能力，這種格式化需求可占用關(guān)鍵的帶寬。

不同的器件和算法以不同的采樣和符號長度進行工作。例如，CPRI可把采樣長度定義為8至40位。處理器一般以8、16或32位的采樣長度工作。不同的算法要求采樣具有特定的順序(I-Q一起或分開、過采樣與常規(guī)采樣一起或分開，以及其它組合)，因此，這些數(shù)據(jù)格式化操作需要在CRP和DSP中執(zhí)行。根據(jù)選擇的DSP和CRP的不同，系統(tǒng)設(shè)計者應該意識到這些操作可以有多種組合，處理器可能需要花很多周期進行這些操作。PPS可把這些操作集中到交換機中，以減少處理器負擔。通過把加法/同步模塊與交換機集成到一起，對齊多個CRP中的信息包，累加到下行鏈路中，以帶來更多的價值。普通的串行RapidIO交換機一般需要累加器(summer)和同步器件(synchronizer)的支持，這增加了設(shè)計的元件數(shù)量和復雜性。

增強的交換功能使基帶架構(gòu)受益

PPS不僅是一個協(xié)議交換機，而且是專為支持基帶應用中的FPGA或DSP集群而優(yōu)化的，它為基帶卡集成了大量獨一無二的其它功能。因此，如果交換機架構(gòu)允許的話，PPS可更有效地使系統(tǒng)在基帶交換機中執(zhí)行表1中所示的功能。

表1：系統(tǒng)在基帶交換機中執(zhí)行的功能。

為了評估把這些功能集成到交換機操作的好處，首先必須確定通過一個如基帶交換機的集中器件，與如DSP的處理器，或者如FPGA或ASIC的端點相比，執(zhí)行上述操作可節(jié)省百分之多少的處理周期。

假設(shè)所有的碼片率和符號率處理功能都可以在一個或更多1GHz的DSP中實現(xiàn)，那么每個功能都是一個WCDMA功能的實例。每個卸載數(shù)據(jù)都包括前一個功能，例如27.5%的采樣順序變化就包括采樣符號擴展。假設(shè)每個采樣上的每次功能執(zhí)行有1~2個周期的延遲，12個天線通道，兩倍過采樣率的3.84Mcps(百萬樣片每秒)WCDMA系統(tǒng)。

一次采樣的每個功能延遲1~2個周期是比較樂觀的情況，假設(shè)每個采樣都是在一級存儲器或寄存器中進行存取。實際的情況是，采樣是存儲在更大的二級存儲器中，第一次采樣的存儲器的存取延遲增加到9~10個周期(1GHz DSP)，而且每個后來的采樣需要兩個周期。在最差的情況下，糟糕的軟件存儲器管理可以迫使每次采樣花8~9個周期來讀取二級存儲器。在極端情況下，由于所有資源都被用于數(shù)據(jù)格式化了，DSP可能無法用于其它目的。

本文小結(jié)

對于設(shè)計者來說，構(gòu)建下一代基帶卡和基于連接了多個DSP、FPGA和ASIC的串行RapidIO接口的結(jié)構(gòu)型架構(gòu)具有許多優(yōu)勢。由于采用現(xiàn)成的元件，這種架構(gòu)可降低開發(fā)和部署成本，同時可確保滿足廣泛應用和市場條件所需的靈活性和可擴展性。它可以簡化設(shè)計，并可最大限度地降低增加其它功能和系統(tǒng)升級的成本，還可以大大簡化軟件開發(fā)而不增加延遲。通過在信息包和采樣處理等集中的串行RapidIO交換機中采用并行功能，設(shè)計者可提高處理效率，并可在降低成本的同時增加性能。