WCDMA系統(tǒng)：一種有效的WCDMA信道編解碼任務(wù)調(diào)度方案研究

摘 要：根據(jù)WCDMA多信道復(fù)用、高速率業(yè)務(wù)以及終端系統(tǒng)在功耗，性能，體積等方面的一系列要求，提出了一種基于時(shí)隙（slot）調(diào)度信道編解碼模塊中各子處理單元的方案，可使整個(gè)模塊資源配置更加優(yōu)化，執(zhí)行效率更高?？紤]到DSP處理器和大規(guī)模FPGA各自突出的性能特點(diǎn)，本文采用DSP和FPGA協(xié)同處理來(lái)實(shí)現(xiàn)整個(gè)方案。
關(guān)鍵字：WCDMA；信道編解碼；時(shí)隙；DSP；FPGA；中斷；

0 引言
    WCDMA支持高速率傳輸，并且同時(shí)滿足不同速率和質(zhì)量要求的業(yè)務(wù)復(fù)用。這就要求信道編解碼模塊必須采用一種靈活的業(yè)務(wù)復(fù)用方案，高效、動(dòng)態(tài)的進(jìn)行多信道處理[1]。而由于終端設(shè)備在功耗、實(shí)時(shí)性及存儲(chǔ)要求等方面的特殊性，使整個(gè)系統(tǒng)的實(shí)現(xiàn)變得更加復(fù)雜。
   隨著DSP處理器和大規(guī)模FPGA技術(shù)在近些年的高速發(fā)展，DSP+FPGA的硬件架構(gòu)能完全支持上述這些復(fù)雜技術(shù)的實(shí)現(xiàn)[1]。但由于該硬件架構(gòu)需要相應(yīng)的軟件支持才能發(fā)揮它們的性能，所以尋求一種有效的軟件方案是實(shí)現(xiàn)整個(gè)信道編解碼模塊的關(guān)鍵。本文結(jié)合WCDMA一幀多時(shí)隙[3]的特點(diǎn)，給出了一種基于時(shí)隙來(lái)靈活調(diào)度各處理模塊的中斷任務(wù)處理方案，該方案充分發(fā)揮DSP在任務(wù)實(shí)時(shí)調(diào)度方面的優(yōu)勢(shì)，使整個(gè)系統(tǒng)的硬件資源得到最大的利用，執(zhí)行效率得到盡可能的提升，并且系統(tǒng)功耗在一定程度上能得到有效降低。

1 WCDMA終端側(cè)信道編解碼的描述

終端側(cè)信道編解碼模塊包含上行編碼復(fù)用鏈路和下行解碼復(fù)用鏈路。
 
根據(jù)3GPP TS25.212協(xié)議[4]，WCDMA系統(tǒng)上行鏈路復(fù)用和信道編碼的過(guò)程為：傳輸塊經(jīng)過(guò)CRC校驗(yàn)后進(jìn)行信道編碼，編碼后的數(shù)據(jù)進(jìn)行第一次交織和速率匹配，然后對(duì)多個(gè)傳輸信道的數(shù)據(jù)復(fù)用并進(jìn)行第二次交織，最后映射到相應(yīng)的物理信道。如果進(jìn)行多碼傳輸，則在傳輸信道復(fù)用以后還需進(jìn)行物理信道的數(shù)據(jù)分割。

每個(gè)數(shù)據(jù)塊集從上層到達(dá)傳輸信道的時(shí)間間隙（TTI）上都附有相關(guān)的處理參數(shù)（TFI）。信道編解碼模塊根據(jù)TFI的信息查表計(jì)算出關(guān)于從CRC開(kāi)始到速率匹配的各個(gè)環(huán)節(jié)的處理參數(shù)。當(dāng)有多個(gè)傳輸信道復(fù)用到物理信道時(shí)，物理層對(duì)不同傳輸信道的TFI信息進(jìn)行排序得到傳輸格式組合（TFCI），它描述了各個(gè)傳輸信道的復(fù)用關(guān)系。同時(shí)經(jīng)過(guò)速率匹配的多個(gè)傳輸信道的數(shù)據(jù)按照TFCI進(jìn)行相應(yīng)的串行復(fù)用處理，組成一個(gè)編碼合成傳輸信道（CCTrCH），并進(jìn)行第二次交織后把CCTrCH映射到物理信道。

下行鏈路的解碼復(fù)用鏈和上行鏈路的復(fù)用鏈結(jié)構(gòu)大致相同，只是對(duì)應(yīng)上行鏈路每個(gè)編碼模塊，下行鏈路都提供一種相應(yīng)的逆處理模塊。與上行鏈路不一致的是速率匹配模塊和無(wú)線幀合并模塊所處的位置不同于上行鏈路，并增加了固定或可變比特位置的DTX處理。

2 基于時(shí)隙的任務(wù)調(diào)度研究

本文給出的基于時(shí)隙的任務(wù)調(diào)度方案是基于DSP＋FPGA的硬件架構(gòu)之上。DSP實(shí)現(xiàn)任務(wù)的控制與調(diào)度，F(xiàn)PGA完成各處理子模塊的具體實(shí)現(xiàn)，并且這些模塊為各信道所共享。

2.1 基于時(shí)隙的任務(wù)調(diào)度方案原理描述

根據(jù)WCDMA信道編解碼的協(xié)議說(shuō)明，信息流分成為多個(gè)傳輸塊以TTI周期為單位進(jìn)行發(fā)送和接受，整個(gè)信息流的處理由DSP根據(jù)接受的中斷觸發(fā)不同的任務(wù)來(lái)完成。在本方案中共采用兩個(gè)DSP中斷：一個(gè)是時(shí)隙（Slot）中斷，中斷周期為667us；另一個(gè)是幀（Frame）中斷，中斷周期為10ms。兩個(gè)中斷有不同的優(yōu)先級(jí)，時(shí)隙中斷的優(yōu)先級(jí)高于幀中斷。本文基于時(shí)隙的任務(wù)調(diào)度方案就是以這兩個(gè)中斷為參考，周期性的定位出時(shí)隙任務(wù)。

時(shí)隙中斷的主要任務(wù)是通過(guò)中斷觸發(fā)將10ms分為15等分，每次中斷根據(jù)上下行編解碼流程的不同環(huán)節(jié)，調(diào)度運(yùn)行FPGA中不同的功能子模塊，對(duì)于在一個(gè)577us時(shí)間內(nèi)不能完成的功能子模塊，監(jiān)控其運(yùn)行的狀態(tài)以控制整個(gè)流程的運(yùn)行。幀中斷的任務(wù)就是通過(guò)中斷觸發(fā)，周期性地把一個(gè)TTI周期以10ms幀為單位進(jìn)行劃分。[!--empirenews.page--]

2.2 WCDMA終端側(cè)編解碼模塊執(zhí)行機(jī)制

在一個(gè)TTI周期為10ms的通路中上行編碼各階段所占用的時(shí)隙分配如表1。該TTI周期所需的信道編碼參數(shù)在該slot 0確定，并且由傳輸格式半靜態(tài)參數(shù)和動(dòng)態(tài)參數(shù)計(jì)算出Turbo或卷積的編碼參數(shù)和速率匹配參數(shù)。

表1 WCDMA終端側(cè)上行編碼鏈路流程時(shí)隙分配

 
Slot 1-Slot 11進(jìn)行多個(gè)信道的卷積編碼或Turbo編碼，多個(gè)信道共享Turbo編碼器和卷積編碼器，DSP在每個(gè)slot中斷查詢編碼器的狀態(tài)，當(dāng)有編碼器處于空閑狀態(tài)并且有信道需要進(jìn)行編碼時(shí)，DSP調(diào)度編碼器為該信道服務(wù)。

Slot 12-slot 13進(jìn)行第一次交織和速率匹配，第一次交織有三個(gè)獨(dú)立的模塊，可以同時(shí)進(jìn)行三個(gè)信道的交織，DSP根據(jù)各個(gè)信道的處理流程控制使用。

Slot 14進(jìn)行CCTrCH的復(fù)用和第二次交織。

當(dāng)上行傳輸信道TTI不等于10ms時(shí)，上行處理流程有些變化。TTI中的第一幀按照表1進(jìn)行相關(guān)流程動(dòng)作，在TTI后面的幾幀中，由于CRC校驗(yàn)和Turbo編碼或卷積編碼已經(jīng)在第一幀中完成，所以只要進(jìn)行第一次交織與速率匹配、第二次交織與信道復(fù)用。

在一個(gè)TTI等于10ms的下行鏈路中，解碼各階段所占用的時(shí)隙分配如表2。各時(shí)隙的執(zhí)行調(diào)度機(jī)制與上行編碼鏈路類似。

表2 WCDMA終端側(cè)下行解碼鏈路流程時(shí)隙分配

當(dāng)TTI不等于10ms時(shí)， 首先在TTI中的第一幀中必須進(jìn)行參數(shù)計(jì)算與內(nèi)存分配，然后在TTI的前面幾幀中進(jìn)行第二次解交織與信道解復(fù)用、第一次解交織與速率匹配，在該TTI最后的一幀中才進(jìn)行Viterbi解碼或Turbo解碼，以及CRC校驗(yàn)和數(shù)據(jù)輸出。

在整個(gè)上下行鏈路并行處理的過(guò)程中，由于各子處理單元是通過(guò)FPGA模塊化實(shí)現(xiàn)的，某一時(shí)刻未被調(diào)用的子模塊，DSP都將關(guān)閉它們的時(shí)鐘，使其處于休眠狀態(tài)，當(dāng)它們被再一次調(diào)用時(shí)，DSP重新啟動(dòng)時(shí)鐘。這樣通過(guò)節(jié)省各模塊的執(zhí)行時(shí)間使系統(tǒng)功耗得到降低。

3 方案實(shí)現(xiàn)與性能測(cè)試

在實(shí)現(xiàn)過(guò)程中我們采用以TEAK[5]為內(nèi)核的DSP處理芯片，這一方面有利于最后ASIC的集成，另外作為一款32位的處理器，它具有靈活多樣的尋址方式，提供巨大的處理能力。FPGA采用Xilinx公司的VirtexII XC2V6000[6]，它具有豐富的資源，強(qiáng)大的輸入輸出能力。

根據(jù)本方案針對(duì)這個(gè)系統(tǒng)所提出的流程結(jié)構(gòu)和執(zhí)行機(jī)制，本文列出了上行鏈路的數(shù)據(jù)處理流程圖（見(jiàn)圖1）。根據(jù)上行數(shù)據(jù)處理的特點(diǎn)，將整個(gè)上行鏈路的信道解碼過(guò)程分割為三個(gè)主要環(huán)節(jié)：卷積編碼或TURBO編碼、第一次交織和第二次交織。經(jīng)過(guò)CRC處理的數(shù)據(jù)塊根據(jù)TFCI的編碼方式分別輸入給卷積編碼器或者TURBO編碼器；經(jīng)編碼后的數(shù)據(jù)寫入第一次交織器輸入緩沖區(qū)，第一次交織器有3個(gè)獨(dú)立的模塊，可以同時(shí)進(jìn)行三路傳輸信道的交織。在把數(shù)據(jù)從第一次交織輸出緩沖區(qū)寫入第二次交織輸入緩沖區(qū)的過(guò)程完成了CCTrCH的復(fù)用。

圖1 WCDMA終端側(cè)信道編解碼上行鏈路信號(hào)流圖

 FPGA完成信道解碼中的各個(gè)具體模塊的實(shí)現(xiàn)，并且每個(gè)功能模塊提供相應(yīng)的控制接口。DSP通過(guò)這些控制接口對(duì)各硬件模塊進(jìn)行參數(shù)配置、任務(wù)調(diào)度，從而控制多個(gè)下行傳輸信道的解碼過(guò)程，并能夠最大限度的調(diào)度各個(gè)功能模塊為多個(gè)傳輸信道服務(wù)，這樣實(shí)現(xiàn)了各個(gè)功能模塊為多個(gè)傳輸信道所共享，提高同時(shí)處理多路下行信道的能力。整個(gè)流程充分考慮到了DSP和FPGA各自的優(yōu)缺點(diǎn)，通過(guò)軟硬件的相互配合，協(xié)同處理來(lái)提高整個(gè)系統(tǒng)的性能。

下行鏈路和上行類似，DSP完成任務(wù)調(diào)度和模塊配置，F(xiàn)PGA完成下行各解碼子模塊的具體實(shí)現(xiàn)。

最后，我們采用對(duì)兩種業(yè)務(wù)進(jìn)行復(fù)用來(lái)實(shí)現(xiàn)平臺(tái)的環(huán)回測(cè)試。整個(gè)平臺(tái)通過(guò)把上行鏈路的第二次交織輸出緩沖區(qū)與下行鏈路的第二次解交織輸入緩沖區(qū)進(jìn)行連接，實(shí)現(xiàn)上行編碼鏈路和下行解碼鏈路的環(huán)回。兩個(gè)業(yè)務(wù)中一個(gè)是速率為12.2kbps，TTI為20ms，采用卷積編碼的低速率話音業(yè)務(wù)；一個(gè)是速率為384kbps，TTI為10ms，采用Turbo編碼的高速率業(yè)務(wù)。整個(gè)測(cè)試過(guò)程連續(xù)進(jìn)行了兩個(gè)小時(shí)，結(jié)果語(yǔ)音環(huán)回聲音清晰，高速率數(shù)據(jù)環(huán)回測(cè)試誤碼率小于10e-6，這樣的結(jié)果完全滿足了3GPP所規(guī)定的實(shí)現(xiàn)要求。

測(cè)試表明本方案不僅在高速率業(yè)務(wù)的處理上符合規(guī)范要求，而且對(duì)不同類型的業(yè)務(wù)復(fù)用處理有較強(qiáng)的適應(yīng)能力，達(dá)到了WCDMA的基本性能要求。同時(shí)，由于在運(yùn)行過(guò)程中對(duì)空閑子模塊采用了休眠處理，使整個(gè)系統(tǒng)模塊在運(yùn)行過(guò)程中大大降低功耗，充分考慮了移動(dòng)終端的特殊要求。

4 結(jié)束語(yǔ)

通過(guò)靈活調(diào)度業(yè)務(wù)復(fù)用中各個(gè)環(huán)節(jié)的處理子模塊，本文提出的基于時(shí)隙的任務(wù)調(diào)度方案實(shí)現(xiàn)了WCDMA終端側(cè)信道編解碼的處理。作為一個(gè)ASIC的驗(yàn)證平臺(tái)，利用本方案，可以降低系統(tǒng)的功耗，增加模塊的可擴(kuò)展性，從而更有利于系統(tǒng)的開(kāi)發(fā)和維護(hù)。