基于SoPC的DDS信號發(fā)生器設計

摘要：直接數(shù)字頻率合成技術是一種新型的信號產(chǎn)生方法，是現(xiàn)代信號源的發(fā)展方向。該系統(tǒng)由FPGA控制模塊、鍵盤、LED顯示組成，結合DDS的結構和原理，采用SOPC和DDS技術，設計出具有頻率設置功能的多波形信號發(fā)生器。以Altera公司的CycloneⅡ的核心器件EP2C35為例，NIOSⅡCPU通過讀取按鍵的值，實現(xiàn)任意步進、不同波形的輸出顯示功能。
關鍵詞：SOPC；NIOS；DDS；FPGA

0 引言
    直接數(shù)字頻率合成(Direct Digital Frequency Synthesis，DDS)是一種新型的頻率合成技術，它把信號發(fā)生器的頻率穩(wěn)定度、準確度提高到與基準頻率相同的水平，并且可以在很寬的頻率范圍內(nèi)進行精細的頻率調節(jié)。在現(xiàn)代通信領域中，DDS的應用極其廣泛。實現(xiàn)DDS常用的方法是采用專用的DDS芯片，控制部分采用獨立的MCU，這樣設計出來的系統(tǒng)的集成度和擴展性不盡人意。隨著大規(guī)?，F(xiàn)場可編程門陣列的推出，SOPC的不斷發(fā)展，設計人員可以在FPGA的嵌入式軟核處理器上設計各種系統(tǒng)，滿足用戶需求。本文基于SOPC技術設計直接數(shù)字頻率合成器，選用Altera公司的新一代FPGA(CycloneⅡ)為核心，利用FPGA的邏輯單元實現(xiàn)相位累加等數(shù)字邏輯功能，在ROM中分別放入正弦表、方波表、三角波表、鋸齒波表，用軟核CPU做控制，實現(xiàn)頻率、相位、波形選擇等。這樣可以大大減小處理器外圍擴展電路數(shù)目，還提高了系統(tǒng)的穩(wěn)定性和抗干擾能力，節(jié)省了內(nèi)部資源。

1 系統(tǒng)方案設計
    系統(tǒng)采用SOPC設計方案。整體系統(tǒng)框圖如圖1所示，它由頻率預置電路、波形選擇、波形頻率控制、累加器、存儲波形數(shù)據(jù)的存儲器和D／A轉換電路、濾波電路組成。累加器模塊由10位加法器與10位寄存器級聯(lián)而成。波形存儲器中放入正弦波、方波、三角波、鋸齒波的數(shù)據(jù)。

1．1 DDS基本工作原理
    DDS的基本原理是利用采樣定理，通過查表法產(chǎn)生波形。一個完整DDS結構圖如圖2所示。

    相位累加器在每一個時鐘上升沿與頻率控制字K累加一次，當累加器計數(shù)大于2N時，相位累加器相當于進行一次取模運算。在每一個時鐘周期內(nèi)，根據(jù)送給ROM的地址，取出ROM中與該地址相對應的波形的數(shù)據(jù)，讀取出ROM中的數(shù)據(jù)后通過D／A轉換器，將數(shù)字量轉換成模擬量，通過低通濾波電路，可輸出一個平滑的波形。
  
    當K=1時，DDS有最小頻率輸出，因此DDS的步長為fclk／2N，最大輸出頻率為fclk／2。在本設計中，將N設定為10位，M設定為12位，相位累加器在時鐘的控制下，以步長K進行累加，輸出N位二進制碼，并以其作為波形ROM的地址，對波形存儲器ROM尋址，波形存儲器ROM輸出的數(shù)據(jù)經(jīng)過D／A轉換成階梯波后，經(jīng)過低通濾波器平滑后，便得到合成后的波形了，合成后的波形形狀取決于波形選取和ROM中的數(shù)據(jù)。[!--empirenews.page--]
1．2 D／A轉換器
    從DDS核輸出的是一個數(shù)字信號，需要將數(shù)字信號轉換成模擬信號，才能便于觀察。DAC有電壓和電流輸出兩種，其輸出的信號并不能真正連續(xù)可變，而是以其絕對分辨率為最小單位，所以它的輸出實際上是一個階梯模擬信號，所以需要將D／A輸出的信號通過低通濾波器平滑后得到純凈的模擬信號。在該設計中用到型號為AD9742的D／A轉換器，AD9742是具有12位、低功耗、轉換速度可達到100 Mb／s的D／A轉換器。
1．3 基于SOPC的硬件架構
    系統(tǒng)開發(fā)包括硬件部分和軟件部分，而硬件部分是由SOPC開發(fā)工具搭建而成。SOPC Builder生成NIOS嵌入式處理器，NIOS嵌入式處理器開發(fā)工具允許用戶配置多個CPU，在標準庫中添加外圍電路，也可以由用戶自定義外設，綜合處理自定義系統(tǒng)，這樣使設計變得更加靈活。
    打開SOPC Builder后分別添加CPU，PIO輸入(10個按鍵用作頻率字的輸入、1個按鍵用作確認、4個按鍵用作波形的選擇)，存儲器(FLAS-H，SRAM和SDRAM)，PIO輸出(10位作為ROM的地址、2位作為ROM塊的選擇、7位為LED段碼、1位為LED的選通端)和定時器。所有組件添加完后的硬件架構圖如圖3所示。

    SOPC Builder生成之后，在QuartusⅡ軟件中可以添加生成之后的CPU模塊，而DDS模塊是用VHDL語言編寫而成，DDS模塊圖如圖4所示。其中的ROM大小為12×1 024，共設置4塊ROM分別存儲正弦波、方波、三角波、鋸齒波。波形數(shù)據(jù)是由Matlab軟件計算出來的，并將數(shù)據(jù)以．mif文件格式存儲。累加器的輸出為波形存儲器的地址，進行波形的相位一幅值轉換后，作為輸出的波形的幅值。10位的尋址ROM相當于將一個周期的信號進行離散化，形成具有1 024個樣值的序列。累加器產(chǎn)生的地址通過波形的地址分配讀取不同存儲器中的數(shù)據(jù)，然后將讀出來的數(shù)據(jù)經(jīng)過D／A轉換器，轉換成模擬信號輸出。

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2 軟件設計
    NIOSⅡ完整的開發(fā)環(huán)境是NIOSⅡ處理器與用戶的接口界面。使用NIOSⅡIDE可以完成所有的軟件開發(fā)任務，包括程序的編輯，編譯和調試。硬件提取層(HAL)支持通用I／O器件，可以通過編寫標準C程序訪問硬件，HAL減少了對硬件寄存器的訪問，直接與外圍器件進行通信或控制。不同的外圍硬件需要不同程度的HAL的支持，需要運行HAL的軟件驅動器。DDS系統(tǒng)控制在NIOSⅡIDE環(huán)境下用標準C語言實現(xiàn)，通過編寫代碼、編譯、鏈接、調試、下載幾個步驟完成整個設計。
    打開IDE開發(fā)環(huán)境后，第一步需要做的就是新建一個工程，將SOPC Builder生成的．ptf添加之后，系統(tǒng)根據(jù)該硬件的地址分配情況自動生成相應的頭文件，該頭文件定義了各個組件的基地址。當SOPC系統(tǒng)發(fā)生變化，IDE將在用戶編譯和運行應用程序時重新對HAL進行編譯。整個軟件編寫的流程圖如圖5所示。

3 系統(tǒng)調試過程與結果
    系統(tǒng)時鐘為50 MHz，當波形選擇鍵選為正弦波，頻率字設置為5時，數(shù)碼管上顯示5，按下確認鍵后，數(shù)碼管顯示“—”，通過示波器，可以觀察到輸出波形如圖6所示，橫軸為時間檔，縱軸為幅值。當波形選擇鍵選為方波，頻率字設置為10時，數(shù)碼管上先顯示1，后顯示0，按下確認鍵之后，數(shù)碼管顯示“—”，這樣在示波器上觀察到的波形如圖7所示。按照上面的操作過程，三角波和鋸齒波的波形分別如圖8，圖9所示。

4 結論
    本文所設計的是頻率字的預置與波形的選擇，是通過鍵盤輸入的，因此能夠得到規(guī)定范圍內(nèi)的任意頻率的波形，這樣可以很好地滿足變頻信號的情況，實用性較強。實驗所調試出的波形清晰，干擾小。采用SOPC方法實現(xiàn)，使設計變得非常靈活。該設計只實現(xiàn)了任意頻率的波形輸入，還需要實現(xiàn)相位累加，設計才會變得更加完美。