GPS自適應(yīng)調(diào)零天線信號處理系統(tǒng)硬件設(shè)計

摘要 針對GPS抗干擾問題，常用手段是在信號處理系統(tǒng)中采用自適應(yīng)調(diào)零算法來實現(xiàn)抗干擾。結(jié)合該算法文中給出了一種信號處理系統(tǒng)的硬件實現(xiàn)方案。首先概述GPS自適應(yīng)調(diào)零天線的系統(tǒng)結(jié)構(gòu)，然后給出信號處理系統(tǒng)的硬件設(shè)計思路及其功能模塊的實現(xiàn)，最后通過實測數(shù)據(jù)驗證硬件模塊可以滿足自適應(yīng)調(diào)零算法的要求。
關(guān)鍵詞 自適應(yīng)調(diào)零天線；硬件設(shè)計；信號處理系統(tǒng)；FPGA

    GPS即全球定位系統(tǒng)(Global Positioning System)，是一個由覆蓋全球的24顆衛(wèi)星組成的衛(wèi)星系統(tǒng)，該系統(tǒng)可實現(xiàn)導(dǎo)航、定位、授時等功能。但GPS信號比較容易受敵方干擾，與之類似，未來我國的北斗二代衛(wèi)星導(dǎo)航系統(tǒng)也會遇到同樣的問題，現(xiàn)在研究GPS抗干擾系統(tǒng)對我國自身的衛(wèi)星導(dǎo)航技術(shù)發(fā)展具有重要的應(yīng)用價值。針對項目需求和背景，結(jié)合抗干擾調(diào)零算法，先給出了數(shù)字調(diào)零天線的系統(tǒng)結(jié)構(gòu)圖，然后詳細(xì)說明了信號處理系統(tǒng)及各個模塊的功能與選型，最后通過測試數(shù)據(jù)驗證了信號處理系統(tǒng)的硬件設(shè)計滿足項目要求。

    GPS抗干擾系統(tǒng)如采用數(shù)字調(diào)零天線，按信號輸出形式分為射頻輸出和中頻輸出兩種設(shè)計方案。由于當(dāng)前大量投入使用的普通GPS衛(wèi)星接收機未到淘汰年限，并且沒有抗干擾功能。如果采用射頻輸出的抗干擾調(diào)零天線方案，可以在保持原有接收機結(jié)構(gòu)條件下，僅替換射頻端就可以實現(xiàn)接收機的抗干擾功能，具有較高的經(jīng)濟效益；而最新開發(fā)的GPS接收機多采用數(shù)字調(diào)零中頻輸出方案，這種方案結(jié)構(gòu)簡單，實現(xiàn)難度低，質(zhì)量穩(wěn)定可靠。文中GPS抗干擾系統(tǒng)采用數(shù)字調(diào)零天線射頻輸出的方案，而中頻輸出方案則可通過修改射頻輸出方案來實現(xiàn)。
    GPS數(shù)字調(diào)零天線主要包括射頻模塊和信號處理模塊。射頻模塊負(fù)責(zé)信號的放大和頻率轉(zhuǎn)換以及接口一致性，其中在射頻通道中包括上變頻射頻通道和下變頻射頻通道，下變頻部分是把輸入的L1頻率信號變頻到14 MHz中頻，而上變頻部分是把中頻信號變頻到L1頻率上去；信號處理模塊負(fù)責(zé)實現(xiàn)抗干擾調(diào)零算法及數(shù)據(jù)傳輸。

1 信號處理系統(tǒng)硬件設(shè)計與實現(xiàn)
    在信號處理系統(tǒng)硬件設(shè)計之前，需要明確信號處理系統(tǒng)的數(shù)據(jù)流向，首先由7路中頻模擬信號進入信號處理系統(tǒng)，通過采樣把模擬信號轉(zhuǎn)換成數(shù)字信號，然后經(jīng)過下變頻芯片把中頻信號變?yōu)榛鶐盘?，電平轉(zhuǎn)換后送給FPGA實現(xiàn)抗干擾調(diào)零算法，最后由FPGA發(fā)出信號經(jīng)過電平轉(zhuǎn)換和上變頻，通過數(shù)模轉(zhuǎn)換變成中頻模擬信號送給射頻模塊。

1．1 信號處理器系統(tǒng)
    信號處理器是信號處理系統(tǒng)中最重要的芯片，針對抗干擾調(diào)零算法運算量大，并要求輸入數(shù)據(jù)同步的特點，一般有兩種主流解決方案：(1)使用多片通用可編程DSP作為信號處理芯片。(2)使用高性能FPGA作為信號處理芯片。通用多片DSP處理器的優(yōu)勢在于軟件容易修改且算法容易實現(xiàn)，而其硬件本身則沒有太大的靈活性。多片DSP同時處理數(shù)據(jù)，對整個系統(tǒng)的穩(wěn)定性提出了更高的要求，到達(dá)信號處理器的7路信號，每一路都有16位數(shù)據(jù)和1位時鐘，對于如此多的管腳要求，顯然DSP很難與之無縫連接。如果使用FPGA方案，由于FPGA有豐富的通用I／O管腳，很容易做到無縫連接，并且在FPGA中使用狀態(tài)機可以實現(xiàn)7路數(shù)據(jù)同步，滿足算法對數(shù)據(jù)同步的要求，高性能的FPGA是在原有的高密度邏輯宏單元基礎(chǔ)上嵌入了許多專用DSP硬件模塊，又滿足了算法對計算量的要求。[!--empirenews.page--]
    根據(jù)設(shè)計要求，為保證7路數(shù)據(jù)同步，需要使用FPGA給A／D模塊、數(shù)字變頻模塊、D／A模塊提供相同的時鐘信號，這樣做會消耗大量的FPGA全局時鐘資源。如果加上算法在同一塊FPGA中實現(xiàn)，就有可能產(chǎn)生時鐘資源沖突，所以這次信號處理器使用主副FPGA的方式，主FPGA提供算法的實現(xiàn)，副FPGA向外設(shè)提供時鐘信號和控制信號。這種方式將提供更大的靈活性，如后續(xù)升級只需考慮修改主FPGA的算法，其余模塊無需改變。
    主FPGA處理數(shù)據(jù)的能力標(biāo)志著一個系統(tǒng)的性能，因而系統(tǒng)采用Xilinx公司Virtex-6系列的XC6VLXT75T，它可以提供5 616 kB的內(nèi)嵌塊RAM，擁有多達(dá)288個DSP48E1，單端通用I／O有360個，可以實現(xiàn)高性能濾波以及其他數(shù)字信號處理功能。副FPGA主要提供時鐘和控制信號，系統(tǒng)選擇Xilinx公司Spartan-6系列的XC6Slx16，它可以提供2路CMT，以及576 kB的RAM和232個用戶I／O。
1．2 數(shù)字變頻模塊
    數(shù)字變頻一般有兩種方法實現(xiàn)：一種是使用FPGA；另一種是使用專用變頻芯片。利用FPGA實現(xiàn)變頻器件具有靈活的特點，但數(shù)字變頻設(shè)計計算量較大，會耗費大量的FPGA資源，如果抗干擾算法也使用較復(fù)雜的算法，就有可能產(chǎn)生資源沖突；當(dāng)數(shù)據(jù)處理速率較高時，F(xiàn)PGA實現(xiàn)的性能遠(yuǎn)不如專用數(shù)字變頻器件。
    數(shù)字下變頻包括數(shù)字解調(diào)，低通濾波等幾個處理環(huán)節(jié)，利用NCO，F(xiàn)IR濾波器可以完成數(shù)字下變頻；數(shù)字上變頻恰好與之相反。由于變頻芯片處理多路數(shù)據(jù)，所以選擇GC5016作為專用數(shù)字變頻器件，該器件是TI公司推出的寬頻帶4通道的可編程數(shù)字上／下變頻轉(zhuǎn)換器，提供150M samp le·s-1時鐘，具有杰出的3G性能、靈活的寬帶數(shù)字濾波、多個輸入與輸出接口選項以及超低功耗。4個完全相同的處理通道能獨立配置成上變頻，下變頻或者是兩個上變頻和兩個下變頻組合的通道。滿足了設(shè)計對變頻芯片的要求。
1．3 A／D模塊
    A／D器件的選擇應(yīng)該保證系統(tǒng)設(shè)計功能和性能的實現(xiàn)，主要應(yīng)從4個方面考慮：(1)A／D速率的選擇：輸入到A／D的中頻信號為16 MHz，按照Nyquist采樣定理，系統(tǒng)應(yīng)該給A／D 32 MHz的采樣速率，但這個采樣數(shù)據(jù)速率不能滿足算法對數(shù)據(jù)量的需求，根據(jù)算法需求采樣率應(yīng)在60 MHz以上。(2)采用分辨率較高的器件：A／D器件的分辨率主要取決于器件的轉(zhuǎn)換位數(shù)和器件的信號輸入范圍，由此可見，分辨率越高A／D器件的信噪比就越高。根據(jù)加干擾GPS信號的動態(tài)范圍較大的實際特點，需要選擇16位或以上的A／D器件。(3)根據(jù)環(huán)境條件選擇A／D轉(zhuǎn)換芯片的環(huán)境參數(shù)。因項目對功耗不敏感，所以不作為選型主要因素。(4)根據(jù)接口特征選擇合適的A／D芯片。由于上下變頻器件種類較少，所以需要根據(jù)變頻器件接口來選擇A／D器件，保證A／D器件能和變頻器件實現(xiàn)無縫連接。但需要考慮電平和編碼方式等。
    綜上4個方面考慮，以及參考A／D公司資料，最終選擇AD9460作為A／D轉(zhuǎn)換器。AD9460具有79 dB的信噪比，并且以130 Msample·s-1的高速中頻采樣速率達(dá)到16位的精密度，AD9460以80 Msample·s-1
采樣率工作時，其功耗為1．4W。
    根據(jù)抗干擾調(diào)零算法的要求：7路中頻模擬信號經(jīng)過A／D后還應(yīng)保證數(shù)據(jù)同步，為保證7路數(shù)據(jù)同步，使用副FPGA給7個A／D提供相同的時鐘信號，在PCB上保證副FPGA到7個A／D芯片的時鐘線為同樣長，這樣即可在硬件上保證數(shù)據(jù)同步。
1．4 D／A模塊
    數(shù)據(jù)經(jīng)過算法處理后，輸出經(jīng)數(shù)字上變頻還原成中頻模擬信號，需要選擇與之相適應(yīng)的D／A轉(zhuǎn)換芯片。選擇D／A轉(zhuǎn)換芯片時需要考慮3方面因素：(1)D／A的轉(zhuǎn)換精度，在實際中D／A轉(zhuǎn)換器會受到電路元件參數(shù)誤差，基準(zhǔn)電壓不穩(wěn)和運算放大器的零漂等因素影響，應(yīng)采用精度較高的D／A轉(zhuǎn)換器芯片。(2)對照上變頻芯片輸出數(shù)據(jù)的編碼方式、數(shù)據(jù)位數(shù)以及速率等，選擇D／A轉(zhuǎn)換器芯片與之無縫連接，還應(yīng)考慮D／A輸出動態(tài)幅度是否可以滿足射頻端的要求。(3)根據(jù)環(huán)境條件選擇A／D轉(zhuǎn)換芯片的環(huán)境參數(shù)。
    最終選擇AD9747作為D／A轉(zhuǎn)換芯片。AD9747是寬動態(tài)范圍，雙通道數(shù)模轉(zhuǎn)換器，分辨率達(dá)到16 bit，最高采樣速率為250 Msample·s-1，該轉(zhuǎn)換器具有直接轉(zhuǎn)換傳輸應(yīng)用特性，可以和正交調(diào)制器進行無縫連接，標(biāo)志著D／A器件轉(zhuǎn)換精度的兩個參數(shù)，DNL值為2LSB，INL值為4LSB滿足了系統(tǒng)對D／A器件的要求。

2 測試信號處理系統(tǒng)
    以上是信號處理系統(tǒng)硬件的詳細(xì)設(shè)計過程，為驗證信號處理模塊硬件能夠正常工作，首先用數(shù)字信號發(fā)生器給7路A／D加上頻率16MHz，峰峰值1 V，偏置為0．5 V的正弦波，7路正弦波經(jīng)過A／D采樣，經(jīng)下變頻到達(dá)FPGA模塊，再使用Xilinx公司提供的ChipScope觀察7路信號的波形。圖3和圖4為其中兩路使用ChipScope在FPGA中觀察到的波形。

    由圖像觀察可知，兩路信號在幅值和相位上大體一致。信號之間的不同步是由于電路板固有因素造成，如布線、芯片之間的差異等。因為算法對數(shù)據(jù)同步有嚴(yán)格要求，所以對這兩路信號做幅相校正。
    做幅相校正后，兩路信號完全重合，滿足算法對數(shù)據(jù)同步的要求。同樣，其余幾路經(jīng)過測試，與這兩路情況相同。從而驗證了從A／D模塊到FPGA模塊在硬件上滿足設(shè)計要求。在FPCA中把任一路信號直通給上變頻芯片，然后由D／A模塊輸出，用示波器觀察會發(fā)現(xiàn)一個頻率為16 MHz的正弦波。這就驗證了FGPA到D／A模塊在硬件上也是滿足設(shè)計要求的。

3 結(jié)束語
    文中完成了數(shù)字調(diào)零天線信號處理系統(tǒng)的硬件設(shè)計，通過測試驗證了硬件的正確性，能滿足數(shù)字調(diào)零天線算法的要求。下一步工作：(1)與射頻端進行對接，完成整個硬件系統(tǒng)的調(diào)試工作。(2)把數(shù)字抗干擾調(diào)零算法在FPGA中實現(xiàn)。