自從四年前賽靈思開始 Vivado 設計套件的開發(fā)工作以來，就一直與數(shù)百家賽靈思聯(lián)盟計劃成員和客戶保持密切聯(lián)系，力求讓新發(fā)布的工具達到成熟狀態(tài)。每個成員都發(fā)揮了積極作用，確保賽靈思能夠推出一款真正提高生產力的工具套件，幫助客戶突破在新一代“All Programmable” 器件設計過程中所面臨的集成和實現(xiàn)瓶頸。以下是客戶對 Vivado 設計套件的評價。
EVE，軟硬件協(xié)同驗證
“賽靈思推出的 Vivado 設計套件和 Virtex-7 FPGA，使 EVE 等標準 FPGA 仿真供應商在產品性能和功能方面全面超越定制 ASIC 仿真供應商。”
– Luc Burgun，CEO、總裁兼創(chuàng)始人
CoreEL Technologies，賽靈思聯(lián)盟計劃高級成員
“CoreEL 的 H.264/AVC 4:2:2 10 位 1080p60 解碼器 IP 核已被授權給眾多客戶，用以滿足客戶的多種應用需求。這種 IP 相當復雜，要求使用高性能的 FPGA 工具。與早期流程相比，Vivado 工具能夠為我們提供更長的運行時間，實現(xiàn)更加緊湊的布局規(guī)劃，使我們能夠在一天時間內開展更多實現(xiàn)工作，從而大幅提高生產力。此外，它還支持Synopsys 設計約束(SDC)，讓我們的設計工作更加方便，并且有助于更快地將設計集成于客戶的設計流程中。”
– Sachin Vaish，工程設計經理
Fidus Systems 公司，賽靈思聯(lián)盟計劃高級成員
“作為賽靈思聯(lián)盟計劃的高級設計服務成員，F(xiàn)idus 已經為北美的技術企業(yè)開發(fā)出了許多種基于賽靈思技術的尖端產品。Vivado 設計套件具備出色的用戶界面，支持 System Verilog、SystemC、SDC 和 Tcl 等多種 ASIC 設計行業(yè)標準，這將大幅提高我們的設計生產力。賽靈思的 Vivado 設計套件帶來了全新的業(yè)界基準，將進一步幫助 Fidus 向客戶提供復雜、高質量、尖端的賽靈思設計。”
– John Bobyn，工程設計副總裁
Northwest Logic，賽靈思聯(lián)盟計劃高級成員
“我們很喜歡 Vivado 設計套件的開箱即用特性。我們利用這種工具實現(xiàn)我們的 Expresso 3.0 內核(PCI Express Gen3 x8)，從一開始就取得了很好的效果。由于我們使用很多腳本，因此其基于 Tcl 的特性對我們很有利，這將為我們提供豐富而強大的選項。此外，Vivado IP 打包程序功能使我們能夠把自己的 IP 添加到Vivado 擴展 IP 目錄中，便于客戶利用我們的 IP。”
–Mark Wagner，高級設計工程師
Tokyo Electron Device 公司，賽靈思聯(lián)盟計劃高級成員
“Vivado IP 目錄使客戶可以方便地搜索到我們的 IP、技術文檔，并能迅速在設計中集成我們的 IP。利用 Vivado 的最新綜合與布局布線算法，客戶能夠大幅縮短運行時間。”
–Yasuo Hatsumi，副總裁
Xylon d.o.o.，賽靈思聯(lián)盟計劃高級成員
“Xylon 是賽靈思聯(lián)盟計劃中的資深成員，logicBRICKS IP 核的供應商。近 15 年來，logicBRICKS IP 核一直支持最新的賽靈思可編程器件和實現(xiàn)工具，并且不斷進行優(yōu)化。我們很高興 Vivado 設計套件提供了強大的功能和易用性，這將幫助我們的客戶更高效地在領先的賽靈思 Zynq-7000 EPP 和 7 系列 FPGA 等技術中使用 logicBRICKS IP 核。”
–Gordan Galic，技術市場營銷經理
A2e Technologies，賽靈思聯(lián)盟計劃認證成員
“Vivado IP 集成器可以大大簡化 A2e Technologies 的 H.264 編解碼器集成工作。過去，在 720p 到 4K 分辨率之間對 H.264 視頻進行壓縮和解壓縮一直比較復雜?，F(xiàn)在有了 Vivado IP 集成器，設計人員就能在接口級而不是信號級開展集成，而且可以采用統(tǒng)一的 AMBA AXI4 IP 接口標準，并通過設計規(guī)則檢查將錯誤降至最低。這將使我們的 IP能夠更加輕而易舉地應用于賽靈思設計。”
–Allen Vexler，CTO
Aliathon 公司，賽靈思聯(lián)盟計劃認證成員
“作為 OTN 市場的 FPGA 解決方案領先供應商，快速高效的設計對于 Aliathon 的成功至關重要，尤其是 100G 或 100G 以上的網絡。Vivado 設計套件幫助我們盡可能減少芯片使用量和布局布線次數(shù)。這樣可以幫助 Aliathon 降低功耗，提高性能，減少設計次數(shù)，從而為客戶提供更加出色的解決方案。”
–Steve McDonald，總監(jiān)
Hardent 公司，賽靈思聯(lián)盟計劃認證成員
“Hardent 致力于為企業(yè)提供電子設計服務，滿足復雜的設計要求，因此我們很高興 Vivado 設計套件能夠為我們帶來更高的生產力。我們不斷努力提高賽靈思器件時鐘速率和使用率。Vivado 工具憑借其最新的布局布線引擎和更加完善的設計流程，幫助我們兩家公司的共同客戶完成更為嚴格的設計開發(fā)工作，例如使用包含 200 百萬個邏輯單元的新型 Virtex-7 2000T FPGA。”
–Simon Robin，總裁
Missing Link Electronics，賽靈思聯(lián)盟計劃認證成員
“Missing Link Electronics 致力于開發(fā)可針對目標應用進行軟硬件配置的嵌入式系統(tǒng)?？s短重復開發(fā)時間，獲得可預測的綜合結果，這兩點對于實現(xiàn)異構多核系統(tǒng) FPGA 設計來說至關重要。在我們看來，賽靈思的 Vivado 設計套件充分印證了賽靈思為支持本行業(yè)更加快速地推出優(yōu)秀嵌入式系統(tǒng)所做出的承諾!”
–Endric Schubert，CTO
Oki Information Systems 公司，賽靈思聯(lián)盟計劃認證成員
“作為 Vivado 設計套件早期使用計劃的參與者，我們用 Vivado 工具編譯我們的 PCIe DMA 控制器 (iDMAC) IP。我們將 IP 從 ISE 設計套件移植到 Vivado 套件上，沒出現(xiàn)任何問題。由于 Vivado 采用了基于 PlanAhead 的 GUI，使我們的工程師能夠快捷方便地掌握 Vivado IDE 的使用方法。由于采用 ASIC 友好型 Tcl 腳本，之前具備 ASIC 設計經驗的 IP 設計工程師使用該套件會更加輕松。放眼未來，我們計劃在大規(guī)模設計中采用Vivado 工具，并期待著通過高性能綜合、布局布線分析功能和低存儲器使用率等眾多突破性技術推動生產力的大幅提升。”[!--empirenews.page--]
–Yasuo Yamamoto，IP 平臺業(yè)務部負責人
OmniTek 公司，賽靈思聯(lián)盟計劃認證成員
“我們參加了針對 Vivado 設計套件的合作伙伴培訓活動，新產品給我們留下了深刻的印象。我們認為 IP-XACT、SDC 和 AMBA AXI4 等業(yè)界標準的采用對大型 28nm 器件所需的FPGA IP 的推廣而言非常重要。Vivado IP 集成器和 IP 打包器工具進一步縮短了 IP 開發(fā)和集成所需的設計時間。”
–Roger Fawcett，董事總經理
4DSP 公司，賽靈思聯(lián)盟計劃成員
“Vivado 設計套件將靈活性和高性能整合在一起。項目的創(chuàng)建非常方便，結合直接簡單的設計流程，有助于我們快速高效地滿足設計要求。AMBA AXI4 接口所具有的通用特性，使我們可以非常輕松地將現(xiàn)有的 IP 和參照設計向最新的 7 系列產品移植。”
–Justin Braun，F(xiàn)PGA 設計經理
Blue Pearl Software 公司，賽靈思聯(lián)盟計劃成員
“我們的 Blue Pearl 軟件套件能夠與賽靈思 Vivado 設計套件在 Windows 平臺上實現(xiàn)無縫協(xié)作運行。我們的 RTL 分析解決方案包括 linting、時鐘域交錯 (CDC) 和 Synopsys 設計約束 (SDC) 自動生成等。我們可以利用 SDC 自動完成 FPGA設計實現(xiàn)過程中的合成與布局布線步驟?？蛻舯硎?，我們的軟件減少了重復設計次數(shù)，縮短了整體設計時間，而且，我們的 Visual Verification Environment™ 對任何水平的 FPGA 設計人員來說都非常易于使用。”
–Shakeel Jeeawoody，產品市場營銷總監(jiān)
CAST 公司，賽靈思聯(lián)盟計劃成員
“AMBA AXI4 標準互連與 IP-XACT 封裝標準是我們不斷演進的應用目標的重大發(fā)展，不但可簡化 CAST 核的集成，而且還可提升 CAST 客戶的整體 IP 體驗。全新 Vivado 設計套件具有集成型數(shù)據庫、更出色的腳本控制以及其它生產力輔助技術，將大幅縮短我們提供這些優(yōu)勢所需的時間，特別是與我們提供的 50 多種賽靈思內核相配合時效果更加明顯。”
–Nick Sgoupis，高級首席工程師
Great River Technology 公司，賽靈思聯(lián)盟計劃成員
“我們知道 Vivado IP 封裝器極高的性能價值可幫助我們便捷地在 Vivado 可擴展 IP 目錄中添加 ARINC 818 IP。我們非常感謝購買我們 IP 庫用于任務關鍵型與高性能數(shù)字視頻應用的客戶，他們現(xiàn)在可在其整個機構中部署 IP，獲得簡單易用與高度一致性的優(yōu)勢。”
–Mukul Gadde，設計工程師
IntoPix 公司，賽靈思聯(lián)盟計劃成員
“Vivado 設計套件帶來的更高性能可幫助我們以更快速度在全系列賽靈思產品中確認 IP 核的反復更新。Vivado 工具縮短了運行時間，我們不但可同步運行相同 IP 的多個實現(xiàn)方案，而且還可確認任何 IP 核的輕度升級。”
–Katty Van Mele，業(yè)務開發(fā)總監(jiān)
National Instruments 公司，賽靈思聯(lián)盟計劃成員
“我們對最新 Vivado 設計套件功能深感振奮。Tcl 接口有助于我們查詢設計，生成定制報告。賽靈思設計約束支持改進了對源同步接口的支持，可加強靜態(tài)時序分析?？吹轿覀兊某跏荚O計方案大幅縮短了編譯時間我們也感到非常高興。”
–Omid Sojoodi，LabVIEW FPGA 與實時總監(jiān)
PLDA，賽靈思聯(lián)盟計劃成員
“PLDA 是 FPGA PCI、USB 以及 TCP/IP IP 的業(yè)界領先公司，擁有廣泛的客戶群。我們看到Vivado IP 封裝器具有極高的性能價值，可以便捷把我們深受歡迎的 IP添加到 Vivado 可擴展 IP 目錄之中，從而讓賽靈思的用戶更容易地使用我們的各種產品。購買我們 IP 的公司現(xiàn)在可通過新的途徑將其統(tǒng)一部署在他們的整個機構中，從而提升客戶的生產力與產品質量。”
–Stephane Hauradou，首席技術官
Synopsys 公司，賽靈思聯(lián)盟計劃成員
“我們同賽靈思密切合作，優(yōu)化我們的 Synplify® 綜合產品，以實現(xiàn)與 Vivado 設計套件的配合使用。Vivado 工具與 Synplify Premier 結合后，實現(xiàn) FPGA 與 FPGA 原型的設計人員將可獲得完整高效 FPGA 設計流程的優(yōu)勢，以顯著縮短的設計周期實現(xiàn)最高質量的績效成果。”
–John Koeter，IP 市場營銷副總裁
Atrenta 公司，賽靈思聯(lián)盟計劃成員
“隨著行業(yè)在生產設計中將更多采用 FPGA，Atrenta 與賽靈思的合作，將為我們集中精力在 SpyGlass 與 Vivado 設計套件之間實現(xiàn)互操作性提供良好的機遇，同時也可為 FPGA 設計人員帶來一種新的工作方法。在使用 RTL linting、跨時鐘域 (CDC) 以及 ASIC 設計時序限制領域公認的業(yè)界領先平臺 Atrenta SpyGlass 時，最新 Vivado 設計套件將為采用賽靈思業(yè)界領先 FPGA 器件的客戶帶來與 ASIC 設計人員希望從 Atrenta 獲得的相同的‘SpyGlass Clean’RTL 生產力優(yōu)勢。”
–Piyush Sancheti，高級業(yè)務開發(fā)總監(jiān)
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