實現(xiàn)小巧可靠的低噪聲電源解決方案

基于現(xiàn)代高性能處理器和FPGA的系統(tǒng)需要越來越多的專用電源軌來為內(nèi)核、IO、存儲器和精密模擬電路供電。當(dāng)今典型的處理器系統(tǒng)通常使用獨(dú)立開關(guān)穩(wěn)壓器和LDO供電，但隨著電路板面積越來越小，設(shè)計更高效率電源管理系統(tǒng)變得日益困難。將多個開關(guān)穩(wěn)壓器和LDO合并到單個封裝中，可以實現(xiàn)超小型、靈活、高效率電源管理解決方案，為微處理器/FPGA和精密模擬器件供電，且系統(tǒng)可靠性最高。這種新型全集成式多路輸出穩(wěn)壓器為FPGA和處理器系統(tǒng)的電源設(shè)計人員帶來四大好處：

1: 解決方案尺寸

將多個開關(guān)降壓穩(wěn)壓器、LDO、電源監(jiān)控器和看門狗功能集成到單芯片解決方案中，可以大幅縮小多軌電源解決方案的PCB面積。ADP5034就是一個很好的范例，它是一款集成兩個300mA LDO的雙通道1.2A降壓穩(wěn)壓器，采用24引腳LFCSP封裝。

ADP5034在單個封裝中集成多個開關(guān)穩(wěn)壓器和LDO，實現(xiàn)新一代高集成度多路輸出穩(wěn)壓器，只需非常小的電路板空間。集成開關(guān)穩(wěn)壓器以3MHz開關(guān)頻率工作，允許使用非常小的片式電感。當(dāng)兩個開關(guān)穩(wěn)壓器同時使能并以PWM模式工作時，二者配置為異相運(yùn)行，以便降低所需輸入電容的大小和成本，進(jìn)一步縮小外部元件的尺寸，同時將所產(chǎn)生的電磁干擾(EMI)降至最低。

下圖顯示分立與集成兩種解決方案的對比：左圖是由兩個1.2A降壓穩(wěn)壓器和兩個300mA LDO組成的示例布局，右圖是單芯片ADP5034多路輸出穩(wěn)壓器。分立電源解決方案需要將22個器件貼裝在97mm2 PCB面積上，而ADP5034解決方案只需將19個器件貼裝在72mm2 PCB面積上。ADP5034解決方案所需的PCB面積減少35%，并且節(jié)省了貼裝3個器件的成本。

2: 易于使用

新產(chǎn)品的設(shè)計周期越來越短，初始階段易于設(shè)計、未來又能根據(jù)設(shè)計要求輕松修改的新型電源解決方案對于保證新產(chǎn)品發(fā)布日期日益重要。ADP5041多路輸出穩(wěn)壓器提供一個1.2A降壓穩(wěn)壓器和兩個300mA LDO，并集成上電復(fù)位功能和看門狗定時器以支持基于高可靠性處理器的系統(tǒng)。ADP5041的所有集成穩(wěn)壓器都有專用使能引腳，為電源設(shè)計工程師提供極大的靈活性，可以通過硬件使能或禁用各穩(wěn)壓器，無需任何軟件工作，并且可以輕松控制三個電源軌的上電時序。各穩(wěn)壓器的輸出電壓利用外部電阻分壓器設(shè)置，電源設(shè)計工程師同樣可以利用這一點(diǎn)來輕松快捷地更改輸出電壓，從而滿足原型開發(fā)和需要不同輸出電壓組合的新設(shè)計。多路輸出穩(wěn)壓器的各集成穩(wěn)壓器都有獨(dú)立的使能引腳和電阻可編程的輸出電壓，有助于降低電源設(shè)計的復(fù)雜度，縮短設(shè)計時間，加快新產(chǎn)品上市。ADI uPMU內(nèi)置針對各種輸入/輸出電壓和輸出電容的補(bǔ)償功能，此外還集成軟啟動和保護(hù)電路(UVLO、TSD、過流等)。所有這些特性極大地減少了工程師的設(shè)計和故障排除時間。每種器件的引腳排列都考慮到了簡化電路板布局和器件貼放的需求，無源器件可以盡可能靠近各穩(wěn)壓器放置，使布線距離最短，這對于盡量降低電路板寄生效應(yīng)和噪聲非常重要。對電源電路設(shè)計知之甚少甚至一無所知的工程師再也無須害怕使用復(fù)雜的多路輸出穩(wěn)壓器，只需按照數(shù)據(jù)手冊所述的簡單電路板布局布線和元件選擇指南操作即可。

3: 系統(tǒng)可靠性更高

與基于分立穩(wěn)壓器的設(shè)計相比，多路輸出單芯片穩(wěn)壓器設(shè)計所需的器件數(shù)量更少，因而PCB上需要貼放和檢查的器件更少，制造成本更低，制造可靠性更高。將電源監(jiān)控器和看門狗定時器與多個穩(wěn)壓器集成為單芯片解決方案，可以實現(xiàn)更高的系統(tǒng)可靠性。ADP5041多路輸出穩(wěn)壓器集成了一個高精度上電復(fù)位電路，它可以監(jiān)控ADP5041的輸入電壓或任一輸出電壓軌。在基于處理器的典型系統(tǒng)中，上電復(fù)位電路(電源監(jiān)控器)用來確保內(nèi)核電壓軌處于正確的電平，然后才會讓處理器離開復(fù)位狀態(tài)。隨著新型處理器和FPGA的內(nèi)核電壓軌越來越低，高精度上電復(fù)位電路變得更加重要。ADP5041提供外部電阻可編程的上電復(fù)位，整個溫度范圍內(nèi)的精度為±1.5%。利用這種集成式高精度上電復(fù)位電路，可以精準(zhǔn)可靠地監(jiān)控最新一代處理器、ASIC和FPGA的低壓內(nèi)核電源軌，從而提高最終產(chǎn)品的可靠性。該上電復(fù)位電路的電阻可編程能力還意味著，新設(shè)計可以輕松快捷地設(shè)置給定內(nèi)核電壓的跳變閾值電壓。[!--empirenews.page--]

利用集成的看門狗定時器可以監(jiān)控微處理器代碼執(zhí)行活動，保證處理器安全可靠地工作?？撮T狗定輸入引腳(WDI)上的每次低到高或高到低邏輯躍遷都會使定時器電路清零，它能檢測最短50 ns的脈沖。如果定時器在預(yù)設(shè)的看門狗超時期間(tWD)計時，復(fù)位就會置位。微處理器需要使WDI引腳發(fā)生跳變以避免復(fù)位。因此，如果在超時時間內(nèi)微處理器未能使WDI跳變，則說明發(fā)生代碼執(zhí)行錯誤，由此產(chǎn)生的復(fù)位脈沖將重新啟動微處理器并使其進(jìn)入已知狀態(tài)。

除了WDI上的邏輯躍遷外，VCC欠壓或/MR變?yōu)榈碗娖剿鶎?dǎo)致的復(fù)位置位也會將看門狗定時器清零。復(fù)位置位時，看門狗定時器清零，直到復(fù)位解除置位后才重新開始計時。ADP5041具有一個特殊電路，它能檢測WDI引腳上的看門狗刷新輸入端施加的三態(tài)條件，WDI引腳通常由處理器/DSP輸出端口控制。當(dāng)處理器將此端口設(shè)為三態(tài)模式時，看門狗刷新定時器禁用，防止看門狗復(fù)位處理器。當(dāng)器件支持處理器/DSP休眠工作模式時，此特性非常重要，此時內(nèi)核禁用，看門狗定時器無法刷新。此外它還提供豐富的訂購選項，可以滿足其它常見的復(fù)位和看門狗時序要求。

所有集成穩(wěn)壓器都有可選的工廠可編程有源下拉電阻，用于在穩(wěn)壓器被使能引腳、Vin欠壓(UVLO)或熱關(guān)斷(TSD)禁用時將相應(yīng)的輸出電容放電。有源下拉電阻確保穩(wěn)壓器關(guān)斷時，輸出電壓立即被拉至GND，從而提高系統(tǒng)可靠性，確保輸出電容上無殘余電壓，避免周期供電期間發(fā)生閂鎖事件。

為提高電表等遠(yuǎn)程系統(tǒng)的可靠性和正常工作時間，該多路輸出穩(wěn)壓器集成了另一個看門狗電路，如果系統(tǒng)不能正常工作或正確響應(yīng)，遠(yuǎn)程系統(tǒng)可以自動“周期供電”。ADP5042是一款集成兩個300mA LDO、上電復(fù)位和雙通道看門狗定時器的800mA降壓穩(wěn)壓器。

看門狗定時器1 (WDI1)監(jiān)控處理器代碼活動，如果因為代碼執(zhí)行錯誤，WDI1未在規(guī)定的時間(1.6s或102ms)內(nèi)選通，ADP5042的/RESET引腳就會變?yōu)榈碗娖讲⒈３忠?guī)定的時間(24ms或160ms)，使處理器進(jìn)入復(fù)位狀態(tài)，并在處理器復(fù)位后離開復(fù)位狀態(tài)。第二看門狗定時器(WDI2)同樣監(jiān)控處理器代碼活動，但時間長得多(32分鐘、64分鐘或128分鐘)。如果在規(guī)定的時間內(nèi)WDI2未選通，則說明發(fā)生了WDI1(處理器復(fù)位)無法解決的故障，因而該多路輸出穩(wěn)壓器需要進(jìn)行完整的周期供電。如果多路輸出穩(wěn)壓器發(fā)生WDI2超時，則三個輸出電壓進(jìn)行周期供電，從而啟動系統(tǒng)的完整硬件周期供電，而無需技術(shù)人員對系統(tǒng)執(zhí)行周期供電。由于ADP5042能夠?qū)ο到y(tǒng)進(jìn)行遠(yuǎn)程周期供電，因此系統(tǒng)可用性更高，并且可以節(jié)省讓技術(shù)人員手動為系統(tǒng)周期供電的成本。利用WSTAT引腳可以確定系統(tǒng)復(fù)位的原因，看看到底是WDI1(處理器復(fù)位)還是WDI2(完整硬件周期供電)引起處理器復(fù)位。

4: 低噪聲解決方案

開關(guān)降壓穩(wěn)壓器上的專用MODE引腳可以通過微處理器GPIO端口方便地控制，迫使開關(guān)穩(wěn)壓器以恒定PWM模式工作。在輕負(fù)載下，開關(guān)穩(wěn)壓器以突發(fā)模式工作會產(chǎn)生寬帶噪聲，如果受電電路(收發(fā)器、ADC、音頻)對寬帶噪聲敏感，那么這種控制就是必需的。集成到這些多路輸出穩(wěn)壓器中的LDO具有1.7 V至5.5 V的輸入電壓范圍，配合一個降壓穩(wěn)壓器使用時，低輸入電壓使得LDO能夠提供極高效率的低噪聲輸出。例如，降壓穩(wěn)壓器可以用作前置穩(wěn)壓器，實現(xiàn)5V輸入到1.8V輸出的高效率壓降，然后將此1.8V電壓施加于LDO的輸入端，以提供極低噪聲的1.2V輸出電壓，從而以非常高的效率從5V初始輸入為極敏感的模擬電路供電。集成LDO具有高PSRR(即便Vin-Vout裕量較低)和低內(nèi)部噪聲，穩(wěn)壓器之間的串?dāng)_已被降至最小。為噪聲敏感型電路供電時，所有這些特性都很重要。