寬帶數字下變頻器的FPGA實現

隨著軟件無線電理論的日趨成熟，軟件無線電技術越來越多地應用到軍用或民用通信系統(tǒng)中。其中，數字下變頻技術(DDC)是軟件無線電中的核心技術之一。數字下變頻工作在模擬前端輸入模擬信號經模數轉換之后，而在終端設備的數字信號處理之前，它主要用于實現將中頻信號頻譜變到零中頻后，再對信號進行抽取，使采樣速率變至后端數字信號處理單元所需要的處理速率。

目前隨著A/D變換越來越向射頻前端發(fā)展，高速采樣速率對后續(xù)的數字信號處理和整個系統(tǒng)的協(xié)調工作帶來了越來越大的壓力。為了解決高速采樣的大數據量與現有DSP器件處理能力之間很難匹配的問題，設計了一種基于多相濾波的寬帶數字下變頻結構，將多相濾波下變頻的并行結構應用到數字下變頻器中，并在后續(xù)的混頻模塊中也采用并行混頻的方式來實現，提高了實時處理速度。從原理分析和FPGA板卡驗證兩方面對該設計方案進行了驗證，均證明本文經過多相濾波數字下變頻處理后的數據速率能滿足現有DSP器件處理能力的要求。

1 基于多相濾波的寬帶正交數字下變頻技術

1.1 帶通采樣定理

帶通采樣定理：設一個頻率帶限信號x(t)，其頻帶限制在(fL,fH)這一范圍，如果采樣頻率滿足fS滿足：

式中，n取能滿足fS≥2(fH-fL)=2B的最大正整數，則用fS進行等間隔采樣所得到的信號采樣值x(nTS)能準確地確定原信號x(t)。顯然，當fL=0且fH=B時，選擇n=0，式(1)就是Nyquist低通采樣定理，它是帶通采樣的一種特殊情況。

在實際的數字接收機中，信號的帶寬B一般會遠小于信號的最高頻率，如果還是按照Nyquist采樣率來設計，ADC的采樣頻率會很高，以至于很難實現，或者后處理的速度也滿足不了要求。所以很自然地考慮用不丟失信息的帶通采樣定理實現。數字接收機輸入的中頻信號都是帶通信號，接收機數字化通常在中頻上進行，所以各種電子裝備都可運用帶通采樣定理對模擬信號進行采樣將其數字化。

1.2 正交數字下變頻

所謂數字混頻正交變換實際上就是先對模擬信號x(t)通過采樣器后形成數字序列x(n)，然后與2個正交本振序列cos(ω0n)和sin(ω0n)相乘，再通過數字低通濾波來實現。實現框圖如圖1所示。

圖1正交數字下變頻結構圖

經過正交數字下變頻后，采樣率就可以降低了，因此低通濾波器后往往進行抽取操作。

正交數字下變頻可以實現IQ支路的平衡，為實現嚴格正交，通常需要進行IQ均衡處理，正交下變頻方法在頻率調制和相位調制應用中得到廣泛的應用。

1.3 抽取器的多相濾波

假設FIR數字濾波器的沖擊響應為h(n)，則其Z變換的定義為

將求和式展開并重寫為：

經過合并后可以寫為：

式(4)即為數字濾波器H(z)的多相濾波結構，并運用抽取器的等效關系，等效優(yōu)化以后的多相濾波器結構如圖2所示。

多相濾波的實質可以看作按相位均分的關系把數字濾波器的轉移函數H(z)分解成若干個不同相位的組，形成多個分支，在每個分支上實現濾波。這樣做的目的就是用其分支上階數較少的濾波來實現原來階數很大的H(z)的濾波。這樣做的意義在于工程上易于實現，能高效地進行實時信號的處理。

2 FPGA實現設計

2.1 系統(tǒng)設計

天線接收的信號經過射頻前端處理后，將信號混頻濾波降至中頻1000MHz，帶寬為200MHz。由于信號的帶寬為200MHz，可以考慮帶通采樣，將公式1中的n取值為2，計算出采樣率為800MHz。數字處理部分要求能將200MHz帶寬內任意100MHz帶寬信號變?yōu)榱阒蓄l，傳送給DSP進行信號分析。

采樣器傳輸過來的數據是兩路DDR形式，首先對接收進FPGA的采樣數據流進行解DDR操作，變成了4路200MHz數據流。

2.2 一次變頻

高采樣率的數據流在FPGA內運算相當消耗資源，所以對于寬帶信號的FPGA處理來說，如果能降低運算量，那將是非常有意義的。

考慮到用800MHz采樣率采一個中頻為1000MHz的信號，相當于信號數字頻率為200MHz。如果首先將這個信號的中頻搬移到零頻，那么數字低通濾波器的設計帶寬就是信號帶寬的一半，這樣就可以將采樣率降低一半再進行后續(xù)處理。

對于800MHz的采樣率來產生一個200MHz的下變頻的本振信號，一個周期剛好采4個數據點，可以采用一種特殊相位關系的DDS序列，余弦序列值分別取1、0、-1和0，正弦序列值分別取0、1、0和-1，那么這個下變頻就變得十分簡單明了，對于取0的支路來說，后續(xù)就不需要計算了;對于取1的支路，相當于數據延遲一拍;對于取-1的支路，就相當于數據取反后加1的操作。這種特殊相位關系的下變頻處理幾乎不消耗FPGA內部資源，而且不引入變頻后產生的雜散。

2.3 多相濾波的FPGA實現

考慮到在實現規(guī)模較大電路的資源消耗和系統(tǒng)的穩(wěn)定性因素，穩(wěn)妥起見將一次變頻后的4路200MHz數據分解為8路100MHz進行后續(xù)處理，實際上經過一次變頻后的IQ數據里面有一半都是零，這些支路后續(xù)的濾波處理就不需要計算了，節(jié)省一半資源。

8路子數據流為X0、X1、X2、X3、X4、X5、X6和X7，對濾波器轉移函數日進行分解，經過八相分解后的子濾波器分別為H0、H1、H2、H3、H4、H5、H6和H7，通過分解可以得到輸出信號與輸入信號之間的關系表達式：

因為多相濾波后信號頻譜寬度減少一半，可以對數據進行兩倍抽取操作，所以數據選擇其中一半的多相子數據支路即可，又節(jié)省了一半資源。這里選擇偶數支路的輸出Y1、Y3、Y5、Y7并考慮到一次變頻本振DDS余弦序列的偶數值為0，正弦序列的奇數值為0，經過化簡后的同相支路的多相表達式為：

經過化簡后的正交支路的多相表達式為：

2.4 二次變頻

如果要處理的信號是200MHz帶寬中心的100MHz帶寬的話，則經過一次變頻和多相濾波后的信號就能滿足要求，如果后續(xù)處理信號的帶寬包含兩邊的各50MHz的信號的話，就必須再加上第二級的數字變頻操作才能滿足系統(tǒng)的要求，經過多相濾波后的數據流是4路100MHz的正交數據。在這里，二次變頻DDS本振的輸出表現形式也是4路并行的正交載波數據，只需要將4個支路的子數據流與4個支路的復載波進行復乘即可。在FPGA的實現過程中，分別例化4個相位的DDS本振核，然后寫入相同的相位累加字和不同的初始相位值就完成了對多相復本振IP核的配置。

3 試驗仿真與工程驗證

本系統(tǒng)的FPGA程序開發(fā)使用了XILINX公司的ISE12.4硬件開發(fā)工具。FPGA選擇V6系列的V6SX315T芯片。系統(tǒng)采用VHDL語言編程的方式實現。

系統(tǒng)采樣率為800MHz，輸入AD采樣器的模擬信號中頻為1000MHz，帶寬200MHz。原型低通濾波器設計采用Matlab輔助設計，選擇濾波器設計工具，濾波器歸一化通帶為0.25，阻帶為0.42，階數為48階，帶外抑制為60dB。以下用一個單音信號驗證功能。信號頻點為960MHz，經過一次變頻后和頻信號為1160MHz，差頻信號為760MHz，其所對應的數字頻率分別為360MHz和40MHz，其中選擇差頻40MHz為所保留信號，如圖3所示差頻與和頻有60dB的濾波器抑制，通過多相DDS將頻譜再向上搬移20MHz，則所保留信號的頻率為60MHz，兩次變頻后的結果如圖3所示。

圖3兩次變頻后的信號頻譜

如果采用傳統(tǒng)的多相濾波結構實現寬帶數字下變頻結構，8個濾波支路都要進行計算，那么乘法器將多消耗一倍為768個DSP48E。采用本文所介紹的方法消耗384個DSP48E，FPGA內部資源量可以大量節(jié)省。

4 結束語

介紹了一種基于FPGA設計的寬帶數字正交下變頻器的實現方法，經實際上板測試證明，FPGA電路運行狀態(tài)穩(wěn)定可靠。介紹了帶通采樣定理和正交數字下變頻原理，從理論上推導了抽取器的多相濾波的數學模型，結合FPGA的實現特點，運用兩次變頻和一次多相濾波的方式，完成了寬帶頻譜的搬移，采用并行處理的方式提高了處理的實時性，通過多相濾波的高效結構減少了運算量，節(jié)省了大量的FPGA資源，降低了板卡的功耗，具有較強的工程可實現性。