創(chuàng)建理想的低功耗設(shè)計(jì)

在復(fù)雜的數(shù)字集成電路設(shè)計(jì)中，功耗收斂和電路功耗完整性變得日益重要。整個(gè)設(shè)計(jì)流程必須貫穿應(yīng)用各種有功耗意識(shí)的工具以獲得最佳性能。

隨著通過(guò)電池供電的便攜式電子系統(tǒng)的應(yīng)用范圍持續(xù)增長(zhǎng)，推動(dòng)了對(duì)某類(lèi)數(shù)字集成電路（ICs）的需求，這類(lèi)電路的特點(diǎn)是功耗消耗保持在盡可能低的水平。與此同時(shí)，設(shè)計(jì)師們必須在最小的封裝體積中，將更多的高頻功能封裝到芯片內(nèi)。毫無(wú)疑問(wèn)，越來(lái)越多的性能和單元數(shù)量將導(dǎo)致功耗的增加，使得功耗管理成為影響硅片成功的重要因素。

圖1 功率分布考慮包括總功耗、電壓降和電遷移效應(yīng)

創(chuàng)建最理想的低功耗設(shè)計(jì)，無(wú)論是動(dòng)態(tài)功耗還是靜態(tài)功耗，都涉及到了在設(shè)計(jì)流程不同階段時(shí)序、功耗和面積間復(fù)雜的折衷權(quán)衡問(wèn)題。這些問(wèn)題相互間聯(lián)系密切，所以低功耗分析和優(yōu)化引擎必須可與整個(gè)RTL-to-GDSII流程相集成并可貫穿應(yīng)用于這一流程中。

動(dòng)態(tài)功耗（Dynamic Power）

動(dòng)態(tài)功耗的降低雖然可通過(guò)調(diào)整電容、電壓和頻率來(lái)實(shí)現(xiàn)，但其中仍有些細(xì)微部分需多加考慮。

例如：同一門(mén)極電路中兩個(gè)晶體管同時(shí)被導(dǎo)通的總時(shí)長(zhǎng)是晶體管輸入開(kāi)關(guān)閾值和門(mén)極驅(qū)動(dòng)輸入信號(hào)斜率的一個(gè)函數(shù)。這些晶體管尺寸必須要足夠大，這樣信號(hào)才能足夠迅速地進(jìn)行轉(zhuǎn)換以便激活門(mén)極電路。

如果晶體管尺寸過(guò)大，通過(guò)最大程度縮短兩個(gè)晶體管同時(shí)打開(kāi)的時(shí)間來(lái)實(shí)現(xiàn)功率節(jié)省的目標(biāo)就無(wú)法達(dá)成，因?yàn)榫w管過(guò)大會(huì)導(dǎo)致電容的增加，門(mén)極電路為增加的電容充電會(huì)消耗額外的功率，這最終會(huì)導(dǎo)致噪聲、過(guò)沖、下沖以及串?dāng)_等信號(hào)完整性問(wèn)題。

同樣地，如果這些晶體管尺寸過(guò)小，那么它們同時(shí)打開(kāi)時(shí)間會(huì)更長(zhǎng)、功耗更大，而且驅(qū)動(dòng)不足的信號(hào)也容易受到噪聲和串?dāng)_耦和效應(yīng)的影響，因此晶體管尺寸和開(kāi)關(guān)時(shí)間必須加以優(yōu)化，這樣才能將功耗降至最低。

降低動(dòng)態(tài)功耗的另一種方法是降低系統(tǒng)時(shí)鐘的頻率，但這樣會(huì)導(dǎo)致器件性能的降低；或者還可以使用門(mén)控時(shí)鐘，使得僅僅那些這一時(shí)刻需要執(zhí)行有效任務(wù)的器件被時(shí)鐘驅(qū)動(dòng)。當(dāng)然，我們也可以通過(guò)應(yīng)用適當(dāng)?shù)臅r(shí)延平衡來(lái)將局部數(shù)據(jù)活動(dòng)（毛刺和冒險(xiǎn)現(xiàn)象）減至最少。

此外，我們還可以通過(guò)架構(gòu)的折衷權(quán)衡來(lái)降低功耗，即在設(shè)計(jì)流程的算法和架構(gòu)階段進(jìn)行功能并行與頻率和/或電壓之間的折衷權(quán)衡。例如：您可用兩個(gè)模塊副本來(lái)替換原來(lái)的一個(gè)邏輯模塊，兩個(gè)模塊各執(zhí)行一半的任務(wù)，這樣兩個(gè)模塊都將擁有更低的運(yùn)行頻率和電壓。如此一來(lái)就可在保持性能不變的同時(shí)降低實(shí)現(xiàn)該功能的總功耗，不過(guò)同時(shí)也會(huì)占用更多的硅片空間。

靜態(tài)功耗（Static Power）

靜態(tài)功耗源自于晶體管未激活時(shí)漏電流，與溫度和開(kāi)關(guān)閾值成指數(shù)關(guān)系。為了解決這個(gè)問(wèn)題，IC代工廠提供了具備多閾值電壓（Vt）器件的庫(kù)，其中開(kāi)關(guān)較快的低閾值晶體管漏電流較高、功耗較大；而開(kāi)關(guān)較慢的高閾值晶體管漏電流較低、功耗較小。

這其中需要進(jìn)行復(fù)雜的平衡工作，因?yàn)榻档凸╇婋妷菏强梢詼p少發(fā)熱量，降低靜態(tài)功耗，但同時(shí)也會(huì)增加門(mén)時(shí)延；而降低晶體管的開(kāi)關(guān)閾值則可以加快晶體管開(kāi)關(guān)速度，但同時(shí)會(huì)導(dǎo)致漏電流和靜態(tài)功耗呈指數(shù)極增加。

電壓降效應(yīng)（Voltage Drop Effects）

深亞微米（DSM）器件也屬于易受電壓降效應(yīng)影響的器件，電壓降效應(yīng)主要由外部引腳到內(nèi)部電路的電源和地線網(wǎng)絡(luò)的電阻所引起。

由于每段電源和接地軌都有一小段電阻，因此反相器鏈中距離主電源和地線引腳最近的邏輯門(mén)，其供電電壓就最好（圖2中G1）；相鄰的第2個(gè)門(mén)極（本例中G2）的供電電壓則相應(yīng)稍差一些；依此類(lèi)推，距離主電源和地線引腳越遠(yuǎn)的門(mén)極其供電電壓就越差。

圖2 與同一電源和地軌相連的反相器鏈

當(dāng)存在瞬態(tài)或AC（交流電）電壓降效應(yīng)時(shí)，這一問(wèn)題還將進(jìn)一步惡化，當(dāng)有大量寄存器元件同時(shí)開(kāi)關(guān)，可能會(huì)在供電網(wǎng)產(chǎn)生嚴(yán)重的“毛刺”現(xiàn)象。要想分析并解決這些電壓降效應(yīng)，電阻、電感、電容效應(yīng)都是必須要考慮到的問(wèn)題。

電壓降效應(yīng)之所以如此重要，原因在于整個(gè)邏輯門(mén)的輸入到輸出時(shí)延會(huì)隨著供電電壓的降低而增加，最終可能導(dǎo)致該邏輯門(mén)不符合其時(shí)序規(guī)格。同時(shí)門(mén)極驅(qū)動(dòng)不足時(shí)也會(huì)引起互連線時(shí)延的增加，供應(yīng)電壓下降時(shí)門(mén)極的輸入開(kāi)關(guān)閾值將會(huì)改變，由此會(huì)導(dǎo)致門(mén)極電路變得更容易受到噪聲的影響。

隨著軌道寬度的降低，電壓降效應(yīng)將隨著電源和地軌電阻系數(shù)的增加而變得更為嚴(yán)重。雖然可以通過(guò)增加電源和接地軌寬度來(lái)將電壓降效應(yīng)降至最低，但是這同時(shí)也會(huì)占用到寶貴的硅片空間，最終導(dǎo)致布線擁塞問(wèn)題。而要解決這些問(wèn)題就必須盡可能大地拉開(kāi)所有邏輯單元間的間距，但這樣卻又會(huì)由于信號(hào)連線長(zhǎng)度的增加而導(dǎo)致時(shí)延（和功耗）的增加。

在芯片總功耗中，時(shí)鐘樹(shù)網(wǎng)絡(luò)的功耗占據(jù)了很大一部分。將功耗作為一個(gè)成本函數(shù)來(lái)考慮，控制時(shí)鐘樹(shù)功耗越來(lái)越重要，特別是在較小型幾何拓?fù)洵h(huán)境中更是如此。目前已有各種不同技術(shù)可被廣泛應(yīng)用于RT L綜合和物理綜合中，如：廣泛的時(shí)鐘門(mén)控覆蓋、時(shí)鐘門(mén)控電路的克隆/反克隆、有功率意識(shí)的緩沖器插入、尺寸調(diào)整和時(shí)鐘門(mén)控電路布局。此外，如CTS期間多閾值電壓（Vt）、層次化時(shí)鐘門(mén)控、基于邏輯行為的時(shí)鐘門(mén)控等其他技術(shù)也可以提供額外的功率節(jié)省。

其中，有一項(xiàng)已得到日漸普遍使用的技術(shù)是將設(shè)計(jì)分為多個(gè)“電壓島”，如圖3所示。雖然供電電壓更低的電壓島性能也隨之降低，但其動(dòng)態(tài)功耗也將大幅降低。

圖3 各類(lèi)的多電壓域（multi-Vdd）設(shè)計(jì)

在將設(shè)計(jì)分成多個(gè)電壓島時(shí)，網(wǎng)表中必須要插入適當(dāng)?shù)碾妷恨D(zhuǎn)換元件來(lái)從一個(gè)電壓域到另一個(gè)電壓域連接信號(hào)。一個(gè)真正有功率意識(shí)的設(shè)計(jì)環(huán)境應(yīng)該能夠自動(dòng)插入這些單元。

功率門(mén)控（Power gating）

功率門(mén)控通過(guò)有選擇地切斷設(shè)計(jì)中未在使用部分的電源來(lái)解決泄漏問(wèn)題，如圖4所示。它是利用高閾值電壓（high-Vt）開(kāi)關(guān)來(lái)連接全局恒定電源線軌與局域開(kāi)關(guān)電源線軌，這就使得局域線軌的供電能根據(jù)需要開(kāi)啟或者關(guān)閉，提供了細(xì)粒度、中粒度和粗粒度控制能力。

　圖4 分布式多閾值CMOS（MTCMOS）

其他技術(shù)則均得益于具有“功率意識(shí)”，例如：映射、利用非關(guān)鍵時(shí)序路徑的多閾值晶體管、平面規(guī)劃和布局、解耦電容布局、時(shí)鐘樹(shù)綜合和時(shí)鐘門(mén)控，以及時(shí)序優(yōu)化。

總之，功率分布網(wǎng)絡(luò)應(yīng)基于早期功率網(wǎng)格還沒(méi)有完成時(shí)執(zhí)行的線軌分析結(jié)果進(jìn)行設(shè)計(jì)。芯片上正確的消耗元件分布應(yīng)避免熱點(diǎn)和局部電壓降問(wèn)題，線寬算法能夠有效解決電壓降和電遷移問(wèn)題。

集成的工具套件

目前，第三方單點(diǎn)工具要么需要使用到多個(gè)數(shù)據(jù)庫(kù)，要么需要將完全不同的數(shù)據(jù)模型組合進(jìn)一個(gè)數(shù)據(jù)庫(kù)中，不僅需要執(zhí)行數(shù)據(jù)轉(zhuǎn)換和文件傳輸，同時(shí)也使得數(shù)據(jù)管理工作變得相當(dāng)煩瑣、耗時(shí)且容易出錯(cuò)。

然而，最嚴(yán)重的問(wèn)題還在于，其布局后再修正缺陷的做法代價(jià)極為昂貴，特別在修正工作必須手工進(jìn)行時(shí)就更是如此。如果在手工修正之后必須返回重新進(jìn)行分析工作（而不是與修正工作同時(shí)進(jìn)行），那么情況將會(huì)進(jìn)一步惡化，因?yàn)榉治龊罂赡茱@示出修正工作要么未起到應(yīng)有的作用，要么可能給設(shè)計(jì)工作帶來(lái)了新的、不一樣的缺陷。

例如：要想完全計(jì)算出電壓降效應(yīng)的影響，首先重要的是要擁有一個(gè)能基于實(shí)際電壓降以單元為基礎(chǔ)地進(jìn)行時(shí)序衰減計(jì)算的環(huán)境；接著，時(shí)序分析引擎應(yīng)利用這種衰減后時(shí)序數(shù)據(jù)來(lái)識(shí)別關(guān)鍵路徑上的潛在變化；最后，優(yōu)化引擎應(yīng)進(jìn)行適當(dāng)?shù)男拚齺?lái)解決由于時(shí)序變化而導(dǎo)致的潛在的建立或保持問(wèn)題。

而這就需要有一個(gè)能夠確保功率分析、電壓降分析、衰減計(jì)算、時(shí)序分析和優(yōu)化引擎可無(wú)縫協(xié)作的設(shè)計(jì)環(huán)境。

功率分析單點(diǎn)工具與環(huán)境的其他部分之間集成性的缺乏意味著當(dāng)功率分析結(jié)果用于定位和隔離時(shí)序和/或信號(hào)完整性問(wèn)題時(shí)，修正問(wèn)題的同時(shí)也將給功率網(wǎng)絡(luò)引入新的問(wèn)題，最終可能導(dǎo)致大量、耗時(shí)的設(shè)計(jì)迭代。

一個(gè)真正的低功耗設(shè)計(jì)環(huán)境應(yīng)具備讓所有的功率分析工具與綜合、布局布線、時(shí)鐘樹(shù)綜合、提取、時(shí)序和信號(hào)完整性分析等實(shí)施工具同時(shí)運(yùn)行的特性，要能夠使用統(tǒng)一數(shù)據(jù)模型來(lái)為這些工具提供對(duì)分析數(shù)據(jù)的同步訪問(wèn)并實(shí)現(xiàn)對(duì)設(shè)計(jì)的“實(shí)時(shí)”變更。

結(jié)束語(yǔ)

要想完全優(yōu)化低功耗設(shè)計(jì)，功率分析工具必須彼此間完全集成，同時(shí)還要能與流程中的其他實(shí)施和分析引擎相集成，包括綜合、布局布線、電壓降衰減、時(shí)序、優(yōu)化和信號(hào)完整性分析引擎。

這樣的架構(gòu)使得所有實(shí)施和分析引擎都能夠通過(guò)統(tǒng)一數(shù)據(jù)模型同時(shí)訪問(wèn)到設(shè)計(jì)數(shù)據(jù)，而且通過(guò)一個(gè)工具所做出的任意變更可立即得到其他工具的測(cè)試和驗(yàn)證。從而最終形成一種收斂算法，無(wú)須采用耗時(shí)的迭代即可快速確定最佳解決方案。

發(fā)布者：博子