華為(海思半導(dǎo)體)ASIC筆試題

1。集成電路設(shè)計(jì)前端流程及工具。

2。FPGA和ASIC的概念，他們的區(qū)別

3。LATCH和DFF的概念和區(qū)別

4。用DFF實(shí)現(xiàn)二分頻。

5。用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch

6。給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）

7。用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。

8。給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴于關(guān)鍵路徑。

9。A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多，那么F輸出為1，否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒(méi)有限制。