MCS-51單片機(jī)串行口IP核的實(shí)現(xiàn)

1引言

　　隨著集成電路的深亞微米制造技術(shù)和eda技術(shù)的迅猛發(fā)展，芯片的密度和復(fù)雜度不斷提高，復(fù)用以前的設(shè)計(jì)模塊用于asic芯片和在一塊芯片上實(shí)現(xiàn)嵌入式系統(tǒng)的功能形成所謂的片上可編程系統(tǒng)（systemonprogrammablechip，sopc）已成為一種發(fā)展的新趨勢。ipcore（知識產(chǎn)權(quán)核）設(shè)計(jì)的重用性以及sopc技術(shù)的出現(xiàn)，以其設(shè)計(jì)的靈活性大大縮短了產(chǎn)品的設(shè)計(jì)周期，減少了設(shè)計(jì)成本，降低了設(shè)計(jì)風(fēng)險(xiǎn)，加快了產(chǎn)品的上市速度。本文中介紹的串行口控制器是一種功能和通信協(xié)議與MCS-51系列單片機(jī)的串行口相兼容，性能有大幅提高的數(shù)據(jù)通信部件，其往往于低速低成本的微機(jī)與下位機(jī)的通訊中，并允許在串行鏈路上進(jìn)行全雙工的通信。通過IP核重用技術(shù)，可廣泛應(yīng)用在各種soc、嵌入式微處理芯片的設(shè)計(jì)以及工業(yè)應(yīng)用中。

2系統(tǒng)簡介

　　本課題采用altera公司的max+plusⅱ10.0設(shè)計(jì)平臺，以超高速集成電路硬件描述語言vhdl為系統(tǒng)邏輯描述的唯一表達(dá)方式，采用自頂向下的設(shè)計(jì)原則，對mcs-51單片機(jī)的串行接口進(jìn)行反相設(shè)計(jì)。同時(shí)選用altera公司的acex系列器件來實(shí)現(xiàn)最終的ip核。由于篇幅的關(guān)系，筆者不打算對開發(fā)平臺、開發(fā)工具以及最終實(shí)現(xiàn)硬件電路的fpga芯片進(jìn)行介紹，而是著重介紹整體的設(shè)計(jì)思想。根據(jù)對mcs-51單片機(jī)的串行接口塊功能的剖析[1]和模塊化的設(shè)計(jì)思想，在設(shè)計(jì)時(shí)進(jìn)行模塊劃分，可劃分為4個(gè)子模塊，它們分別是：（1）串口時(shí)鐘發(fā)生器模塊;（2）數(shù)據(jù)檢測器模塊;（3）發(fā)送器模塊;（4）接收器模塊。由于同步電路較容易使用寄存器的異步復(fù)位/置位端，可以使整個(gè)電路有一個(gè)確定的初始狀態(tài);使用同步電路易于消除電路的毛刺，使設(shè)計(jì)更可靠;同步電路可以很好地利用先進(jìn)的設(shè)計(jì)工具，如靜態(tài)時(shí)序分析工具等，為設(shè)計(jì)者提供最大便利條件，便于電路錯(cuò)誤分析，加快設(shè)計(jì)進(jìn)度。所以我們采用嚴(yán)格的同步設(shè)計(jì)電路來設(shè)計(jì)串行口ip核，即本設(shè)計(jì)中只有一個(gè)clk上升沿，從而保證了每一個(gè)觸發(fā)器同步動作，消除了時(shí)鐘不同步帶來的誤動作。

3系統(tǒng)現(xiàn)實(shí)

　　設(shè)計(jì)一個(gè)軟核，首先要確定本核與外部的信息交換通路，即本模塊與外部電路的接口，友好的接口模型可以大大提高ip核的使用范圍。圖1是串行口ip核的接口模型圖，圖中左邊的引腳是輸入引腳，右邊是輸出引腳，圖中引腳的寬度均有標(biāo)明（未寫出寬度表明寬度為“1”）。由于本設(shè)計(jì)不支持i/o口的復(fù)用，所以為串行口工作于模式0下增加了rxd_o和rxdwr兩個(gè)輸出引腳，前者用于輸出，后者為輸出有效控制位（rxdwr為高電平時(shí)，指示輸出）。串行口控制寄存器scon在設(shè)計(jì)中也被分成兩部分，一部分接收來自控制器的輸入（一共6位，sm0、sm1、sm2、ren、tb8和ri），一部分作為輸出送往控制器（一共3位，rb8以及分別指示發(fā)送和接收完畢的兩位，控制器會根據(jù)這兩位來對中斷標(biāo)志置位）。至于發(fā)送中斷標(biāo)志位ti，由于其不會影響串行口的工作過程所以在此并未列出，它將在控制器中得到體現(xiàn)。

圖1串行口輸入輸出引腳圖

　　串行口有四種工作方式，方式0的波特率固定的（為1/12倍的輸入時(shí)鐘頻率）;方式1和方式3的波特率是定時(shí)器/計(jì)數(shù)器1的溢出率的1/16或1/32倍;而方式2的波特率則是輸入時(shí)鐘頻率的1/32或1/64倍。由此可見，首先必須要解決的問題就是設(shè)計(jì)分頻器。由于在方式0下，串行口是作半雙工的同步移位寄存器使用，其發(fā)送和接收的波特率是一樣的，因此對于方式0，串行口內(nèi)部的分頻信號只需要一路即可。但是對于其他方式，串行口均是工作在全雙工的狀態(tài)下，因此，每種方式下均需要兩路分頻信號，一個(gè)用于發(fā)送，一個(gè)用于接收。

　　對于方式0和方式2，其分頻的對象是輸入時(shí)鐘，實(shí)現(xiàn)這種分頻器的主要vhdl代碼的如下：（信號s_count_enable的頻率為輸入時(shí)鐘頻率的1/12，其高電平維持時(shí)間與一個(gè)輸入時(shí)鐘的周期相等。）

　　s_count_enable<=｀1｀whens_pre_count=conv_unsigned（11，4）else｀0｀;

　　p_divide_clk：process（clk，reset）

　　begin

　　ifreset=｀1｀then

　　s_pre_count<=conv_unsigned（0，4）;

　　else

　　ifclk｀eventandclk=｀1｀then

　　ifs_pre_count=conv_unsigned（11，4）then

　　s_pre_count<=conv_unsigned（0，4）;

　　else

　　s_pre_count<=s_pre_count+conv_unsigned（1,1）;

　　endif;

　　endif;

　　endif;

　　endprocessp_divide_clk;

　　對于方式1和方式3，其分頻的對象都是定時(shí)器/計(jì)數(shù)器1的溢出率，且分頻的系數(shù)是一樣的。由于串行口只有一個(gè)，它不可能調(diào)試工作在方式1和3，因此方式1和方式3可以共用分頻信號。要對定時(shí)器/計(jì)數(shù)器1的溢出率進(jìn)行分頻，首先必須測出其頻率，為此需要一個(gè)上升沿的檢測器來監(jiān)測外部輸入的定時(shí)器/計(jì)數(shù)器1的溢出信號（圖1中的tf_i引腳），這樣的檢測器可以雙穩(wěn)態(tài)觸發(fā)器來實(shí)現(xiàn)，限于篇幅，雙穩(wěn)態(tài)觸發(fā)器的vhdl實(shí)現(xiàn)請參考文獻(xiàn)[2]，這里就不加詳述。檢測器在監(jiān)測到tf_i引腳的上升沿時(shí)就使其輸出信號保持一個(gè)時(shí)鐘周期的高電平，再另外設(shè)計(jì)計(jì)數(shù)器對此高電平進(jìn)行計(jì)數(shù)，以達(dá)到對其分頻的效果。

　　除了作為同步移位寄存器的方式0外，其他作uart（通用異步接收和發(fā)送器）用的三種方式在接收外部輸入的時(shí)候均需要對外部的輸入信號采樣監(jiān)測以確定信號的值。因此一個(gè)位檢測器是必需的。同時(shí)，串行口工作在方式1、方式2和方式3時(shí)，每一個(gè)接收的數(shù)據(jù)幀都有一個(gè)起始位，這個(gè)起始位被固定為0，也就是說在輸入端rxd_i監(jiān)測到1到0的跳變就會啟動接收過程（注：負(fù)跳變檢測器對外部輸入引腳的采樣頻率為波特率的16倍）。負(fù)跳變檢測器和上述上升沿檢測器的設(shè)計(jì)思路是一樣的。位檢測器的設(shè)計(jì)原理是把一個(gè)接收位的時(shí)間分為16等分（以內(nèi)部計(jì)數(shù)器的16個(gè)狀態(tài)來表示），在計(jì)數(shù)器的7、8、9狀態(tài)時(shí)，位檢測器對外部輸入端的值進(jìn)行采樣。采用3取2的表決方法來抑制噪聲。如果位檢測器檢測到接收的第一位不是0，那么就說明它不是一幀數(shù)據(jù)的起始位，應(yīng)該擯棄，接收電路復(fù)位。

　　至于接收器和發(fā)送器，這里采用有限狀態(tài)機(jī)的方式來實(shí)現(xiàn)。由于要工作在全雙工模式下，所以接收和發(fā)送要采用兩個(gè)有限狀態(tài)機(jī)。有限狀態(tài)機(jī)的每一個(gè)狀態(tài)用來發(fā)送/接收移位數(shù)據(jù)。發(fā)送和接收的具體實(shí)現(xiàn)方式是移位。移位的時(shí)鐘來自上面所述的分頻器的，也就是根據(jù)各自的波特率進(jìn)行。雖然此部分很繁瑣，但是實(shí)現(xiàn)并不困難，請讀者參閱文獻(xiàn)[3]、[4]和[5]。

4模塊功能仿真

　　圖2是串行口工作在方式0下發(fā)送數(shù)據(jù)的仿真圖。輸入信號trans_i是發(fā)送的啟動信號（高電平有效）。它的出現(xiàn)使內(nèi)部用于發(fā)送的狀態(tài)機(jī)啟動，同時(shí)使內(nèi)部計(jì)數(shù)器復(fù)位，以便使每位的發(fā)送過程與計(jì)數(shù)器同步。計(jì)數(shù)器滿刻度偏轉(zhuǎn)一次，狀態(tài)機(jī)的狀態(tài)就會增加1。如圖所示，在狀態(tài)0向狀態(tài)1轉(zhuǎn)換時(shí)，將要發(fā)送的8位數(shù)據(jù)的最低為輸出到rxd_o，這一數(shù)據(jù)的電平一直維持到狀態(tài)1向狀態(tài)2轉(zhuǎn)換，這時(shí)開始輸出第二位數(shù)據(jù)。依此類推，在狀態(tài)8的末尾，8位數(shù)據(jù)完全輸出完畢后，指示是否有數(shù)據(jù)輸出的信號rxdwr_o變?yōu)榈碗娖?，表示?shù)據(jù)已經(jīng)發(fā)送完畢。同時(shí)，發(fā)送完成的指示信號（scon_o[0…2]中的相應(yīng)位）也會置位。

圖2工作于方式0的串行口發(fā)送數(shù)據(jù)的仿真圖

　　圖3是工作于方式0的串行口接收數(shù)據(jù)的仿真圖。接收狀態(tài)機(jī)的啟動依靠的是輸入信號ren、ri。當(dāng)ren=1且ri=0時(shí)，就會啟動一次接收過程。如圖中所示，接收過程始于狀態(tài)0的末尾scon_i的ren=1的時(shí)候（圖中左邊的豎線處），而在下一個(gè)狀態(tài)（狀態(tài)1）的末尾就會將外部輸入引腳的值移入內(nèi)部的移位寄存器，依此類推，直到狀態(tài)8的末尾將第8位數(shù)據(jù)移入，同時(shí)使接收緩沖寄存器和sbuf_o的值都為剛才移位所得到數(shù)值，以送往控制器處理。同時(shí)，接收完成的指示信號（scon_o[0…2]中的相應(yīng)位）也會置位。

圖3工作于方式0的串行口接收數(shù)據(jù)的仿真圖

　　圖4是工作于方式1的串行口的接收和發(fā)送數(shù)據(jù)同時(shí)進(jìn)行的仿真圖。方式1中發(fā)送和接收數(shù)據(jù)的時(shí)鐘源自tf_i。其發(fā)送的啟動信號仍然是trans_i;接收的啟動信號是檢測到外部輸入信號rxd_i有負(fù)跳沿出現(xiàn)。如圖中所示，在接收狀態(tài)機(jī)的狀態(tài)0的末尾，負(fù)跳沿被檢測到，狀態(tài)機(jī)馬上啟動，轉(zhuǎn)入下一個(gè)狀態(tài)1。在狀態(tài)1中，三次掃描檢測rxd_i引腳的值，如果有兩次或者三次值是“0”，則說明收到的起始位的值是“0”，狀態(tài)機(jī)轉(zhuǎn)入下一狀態(tài)準(zhǔn)備接收數(shù)據(jù)位，依此類推直到狀態(tài)9的末尾將8位數(shù)據(jù)位最后一位收到并移如移位寄存器。再在下一個(gè)狀態(tài)（狀態(tài)10）接受停止位，如果停止位有效（停止位送至rb8，圖中的scon_o（2）），則將接收到的數(shù)據(jù)送到接受緩沖區(qū)，并輸出。至于發(fā)送，首先要發(fā)送的是起始位“0”，最后還要發(fā)送一位停止位“1”，上圖中很清楚的表示了這一過程。

圖4工作于方式1的串行口發(fā)送、接收數(shù)據(jù)的仿真圖

　　圖5是工作于方式2的串行口的接收和發(fā)送數(shù)據(jù)同時(shí)進(jìn)行的仿真圖。方式2和方式1的接收和發(fā)送的工程是一樣的。不同的在接收時(shí)，它用來送入rb8的值不是停止位而是可編程控制位，同時(shí)也是根據(jù)對這一位的判斷來決定接收是否有效。（圖中接收的可編程控制位是“1”）在發(fā)送時(shí)，它在停止位之前還發(fā)送一位可編程控制位tb8（圖中scon_i的最低位）。

圖5工作于方式2的串行口發(fā)送、接收數(shù)據(jù)的仿真圖

　　至于方式3下串口的工作情況，除波特率不同外，其他與方式2完全一樣，圖6是工作于方式3的串行口的接收和發(fā)送數(shù)據(jù)同時(shí)進(jìn)行的仿真圖。

圖6工作于方式3的串行口發(fā)送、接收數(shù)據(jù)的仿真圖

5結(jié)束語

　　本文設(shè)計(jì)的兼容MCS-51單片機(jī)的串行口IP核采用完全同步的設(shè)計(jì)，系統(tǒng)在統(tǒng)一的時(shí)鐘下工作。時(shí)鐘周期只與所選用的fpga/cpld芯片的延時(shí)有關(guān)，而與設(shè)計(jì)無關(guān)，因此，串行口的波特率可根據(jù)時(shí)鐘周期任意調(diào)整。另外，此串行口ip核已經(jīng)結(jié)合其它ip核做成了一個(gè)soc系統(tǒng)，并成功地通過了fpga的測試。