基于數(shù)據(jù)復(fù)制和數(shù)字上變頻的高速信號(hào)的產(chǎn)生

摘 要： 利用IQ數(shù)字上變頻器AD9957，將高速DSP產(chǎn)生的基帶信號(hào)上變到中頻，再用混頻器將中頻變到需要的微波頻段。對(duì)于基帶信號(hào)的產(chǎn)生，高速存儲(chǔ)器的數(shù)據(jù)復(fù)制和數(shù)字上變頻技術(shù)是關(guān)鍵。對(duì)雜散和雜散抑制進(jìn)行了分析。經(jīng)過測(cè)試，本系統(tǒng)能夠產(chǎn)生單音、多音和線性調(diào)頻信號(hào)，調(diào)頻中心頻率達(dá)4.3 GHz，帶寬大于10 MHz。
關(guān)鍵詞： DSP; FPGA; 存儲(chǔ)器復(fù)制技術(shù); 正交數(shù)字上變頻

在信號(hào)產(chǎn)生技術(shù)中，數(shù)字信號(hào)由于其控制靈活，便于集成等優(yōu)點(diǎn)已廣泛用于現(xiàn)代通信設(shè)備、雷達(dá)信號(hào)產(chǎn)生和科研教學(xué)等儀器中。由于受頻率精度、穩(wěn)定度和動(dòng)態(tài)范圍的制約，提高數(shù)字信號(hào)中頻率調(diào)制速度是難點(diǎn)，也是高速調(diào)制信號(hào)源的技術(shù)瓶頸。直接數(shù)字頻率合成(DDS)技術(shù)具有頻率切換快、分辨率高、頻率和相位易于控制等特點(diǎn)，廣泛用于信號(hào)產(chǎn)生技術(shù)中[1-2]。存儲(chǔ)器數(shù)據(jù)的復(fù)制[3]和IQ數(shù)字上變頻技術(shù)對(duì)于基帶變到中頻， 具有非常靈活可調(diào)的優(yōu)勢(shì)[1-2，4]。本信號(hào)產(chǎn)生系統(tǒng)即是對(duì)DSP、FPGA、DDS、存儲(chǔ)器的數(shù)字復(fù)制、數(shù)字上變頻以及微波變頻技術(shù)的綜合集成。
1 系統(tǒng)硬件方案
ADI公司的器件AD9957內(nèi)置了DDS、IQ數(shù)字上變頻器和刷新率高達(dá)1 GHz的14位高速DA，可直接產(chǎn)生最高400 MHz的輸出信號(hào)，本系統(tǒng)用為上變頻芯片。計(jì)算和控制采用高速DSP TMS320C6416T;高速接口采用了ALTERA公司的FPGA EP2S30F672I4N，內(nèi)嵌較大容量的雙口RAM，存儲(chǔ)器的數(shù)據(jù)復(fù)制即在FPGA中進(jìn)行。由于輸出信號(hào)達(dá)到更高的微波頻段，后端的微波變頻組件是必須的。
圖1為本系統(tǒng)硬件組成框圖,主要由DSP控制器、FPGA高速接口、AD9957數(shù)字上變頻和后端微波組件四部分組成。DSP控制器負(fù)責(zé)大量的信號(hào)產(chǎn)生所需的計(jì)算和對(duì)FPGA的數(shù)據(jù)傳輸，并對(duì)上位機(jī)通過RS232接口傳來(lái)的命令進(jìn)行解釋和執(zhí)行,通過SPI串口控制AD9957；FPGA高速接口完成高速數(shù)據(jù)的存儲(chǔ)和復(fù)制，實(shí)現(xiàn)并口和SPI串口的時(shí)序管理；AD9957器件完成IQ數(shù)字上變頻和D/A轉(zhuǎn)換，D/A輸出直接到中頻，同時(shí)可選擇地實(shí)現(xiàn)sinc濾波功能；后端的微波組件則完成輸出信號(hào)的上變頻和功率放大,以達(dá)到4.3 GHz的中心頻率的微波頻段。

2 系統(tǒng)工作原理
如圖1所示，從PC機(jī)發(fā)向DSP的串口命令包括信號(hào)樣式、頻段碼、帶寬和頻率碼等，DSP控制器根據(jù)接收到的命令將頻率和帶寬解析成基帶信號(hào)相關(guān)的參數(shù)，并計(jì)算出基帶信號(hào)的18 bit并行數(shù)據(jù)流，傳送給FPGA內(nèi)部的雙口RAM。同時(shí)DSP將頻段信息通過SPI同步串口送到AD9957，以控制AD9957內(nèi)的DDS。當(dāng)DSP完成18 bit并行數(shù)據(jù)流傳到雙口RAM后，F(xiàn)PGA則將該RAM內(nèi)的數(shù)據(jù)以一固定的高速時(shí)鐘頻率重復(fù)地復(fù)制輸出到AD9957。AD9957將該18 bit數(shù)據(jù)流分成IQ兩路，與內(nèi)部的DDS一起完成數(shù)字上變頻,后通過14 bit D/A將該數(shù)據(jù)流輸出中頻信號(hào)。后端再經(jīng)過一個(gè)4.1 GHz的本振將該信號(hào)變到4.3 GHz的微波段。整個(gè)信號(hào)產(chǎn)生最關(guān)鍵的是基帶信號(hào)的復(fù)制和IQ數(shù)字上變頻兩個(gè)過程，同時(shí)產(chǎn)生的數(shù)據(jù)必須作雜散抑制處理,才能獲得高分辨的信號(hào)。
2.1 基帶信號(hào)的存儲(chǔ)與復(fù)制
高速18 bit并行數(shù)據(jù)的存儲(chǔ)和復(fù)制均在FPGA內(nèi)部進(jìn)行，存儲(chǔ)器采用FPGA上的同步雙口RAM資源ALTSYNCRAM，數(shù)據(jù)存儲(chǔ)和復(fù)制電路如圖2所示。DSP的計(jì)算數(shù)據(jù)由地址A[14..0]和數(shù)據(jù)D[17..0]總線通過并行接口控制器、片選CS及寫時(shí)鐘WCLK寫入到雙口RAM中即完成數(shù)據(jù)的存儲(chǔ)，并行接口控制器主要解決DSP的EMIF外設(shè)接口與同步雙口RAM之間的時(shí)序匹配問題。

信號(hào)復(fù)制的關(guān)鍵在于讀地址發(fā)生器，由于讀出的數(shù)據(jù)流要直接形成輸出信號(hào)，所以對(duì)時(shí)序要求非?？量?，讀時(shí)鐘必須同后端的數(shù)字變頻和D/A時(shí)鐘嚴(yán)格同步，故圖2中的讀時(shí)鐘RCLK來(lái)自器件AD9957。讀地址由一個(gè)高速向上計(jì)數(shù)器產(chǎn)生，由讀時(shí)鐘RCLK來(lái)觸發(fā)，計(jì)數(shù)器到頂自動(dòng)溢出歸零并重新向上計(jì)數(shù)，如此重復(fù)往返，即完成信號(hào)的復(fù)制輸出。
由于使用了雙口RAM，讀寫時(shí)鐘完全獨(dú)立，寫時(shí)鐘由DSP提供，需要刷新時(shí)才寫入，所以實(shí)時(shí)性并不高，減輕了DSP的總線處理難度。而讀數(shù)據(jù)必須實(shí)時(shí)進(jìn)行，否則會(huì)影響信號(hào)產(chǎn)生質(zhì)量。
2.2 IQ數(shù)字上變頻
　數(shù)字上變頻在AD9957中進(jìn)行[4]，同時(shí)進(jìn)行查值、sinc濾波等功能，如圖3所示。雙口RAM中的數(shù)據(jù)按I和Q交替存放，AD9957內(nèi)有一個(gè)格式轉(zhuǎn)化器自動(dòng)將IQ數(shù)據(jù)流轉(zhuǎn)成獨(dú)立的I路和Q路。如此，實(shí)際基帶數(shù)據(jù)長(zhǎng)度N是存儲(chǔ)器長(zhǎng)度的一半。


從式(4)、式(5)的輸出結(jié)果看，所得頻率即為基帶與本振的疊加，實(shí)現(xiàn)了邊帶數(shù)字上變頻，而下邊帶由于IQ調(diào)制后相加被相互抵消了。值得一提的是，IQ變頻因?yàn)樵跀?shù)字域進(jìn)行，對(duì)本振的泄漏非常小，不必考慮IQ兩路幅度的不平衡引起的泄漏。因此對(duì)DDS可以在其能力范圍內(nèi)任意設(shè)置，甚至可以將本振設(shè)置到帶內(nèi)，這樣在輸出頻率一定的情況下，本振越高，基帶的信號(hào)就要求越低，也就是前端并口數(shù)據(jù)流的速度要求更低一些，相應(yīng)地減輕了DSP的總線處理難度。從式(4)、式(5)看，IQ調(diào)制不存在下邊帶，即下變頻成分。但是實(shí)際由于IQ兩路不完全對(duì)稱，仍然存在不同程度的鏡像對(duì)稱頻率，這需要設(shè)計(jì)和調(diào)試時(shí)充分考慮。
2.3 信號(hào)的雜散分析與抑制