高速高密度PCB設(shè)計面臨新挑戰(zhàn)

面對高速高密度PCB設(shè)計的挑戰(zhàn)，設(shè)計者需要改變的不僅僅是工具，還有設(shè)計的方法、理念和流程。

隨著電子產(chǎn)品功能的日益復(fù)雜和性能的提高，印刷電路板的密度和其相關(guān)器件的頻率都不斷攀升，工程師面臨的高速高密度PCB設(shè)計所帶來的各種挑戰(zhàn)也不斷增加。除大家熟知的信號完整性(SI)問題，Cadence公司高速系統(tǒng)技術(shù)中心高級經(jīng)理陳蘭兵認為，高速PCB技術(shù)的下一個熱點應(yīng)該是電源完整性(PI)、EMC/EMI以及熱分析。

而隨著競爭的日益加劇，廠商面臨的產(chǎn)品面世時間的壓力也越來越大，如何利用先進的EDA工具以及最優(yōu)化的方法和流程，高質(zhì)量、高效率的完成設(shè)計，已經(jīng)成為系統(tǒng)廠商和設(shè)計工程師不得不面對的問題。

熱點：從信號完整性向電源完整性轉(zhuǎn)移

談到高速設(shè)計，人們首先想到的就是信號完整性問題。信號完整性主要是指信號在信號線上傳輸?shù)馁|(zhì)量，當電路中信號能以要求的時序、持續(xù)時間和電壓幅度到達接收芯片管腳時，該電路就有很好的信號完整性。當信號不能正常響應(yīng)或者信號質(zhì)量不能使系統(tǒng)長期穩(wěn)定工作時，就出現(xiàn)了信號完整性問題，信號完整性主要表現(xiàn)在延遲、反射、串擾、時序、振蕩等幾個方面。一般認為，當系統(tǒng)工作在50MHz時，就會產(chǎn)生信號完整性問題，而隨著系統(tǒng)和器件頻率的不斷攀升，信號完整性的問題也就愈發(fā)突出。元器件和PCB板的參數(shù)、元器件在PCB板上的布局、高速信號的布線等這些問題都會引起信號完整性問題，導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至完全不能正常工作。

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信號完整性技術(shù)經(jīng)過幾十年的發(fā)展，其理論和分析方法都已經(jīng)較為成熟。對于信號完整性問題，陳蘭兵認為，信號完整性不是某個人的問題，它涉及到設(shè)計鏈的每一個環(huán)節(jié)，不但系統(tǒng)設(shè)計工程師、硬件工程師、PCB工程師要考慮，甚至在制造時也不能忽視。解決信號完整性問題，必須借助先進的仿真工具，如 Cadence的SPECCTRAQuest就是不錯的仿真工具，利用它可以在設(shè)計前期進行建模、仿真，從而形成約束規(guī)則指導(dǎo)后期的布局布線，提高設(shè)計效率。隨著Cadence 在今年6月推出的專門針對千兆赫信號的仿真器MGH——它是業(yè)界首個可以在幾秒之內(nèi)完成數(shù)萬BIT千兆赫信號的仿真器——信號完整性技術(shù)更臻完善。

相對于信號完整性，電源完整性是一種較新的技術(shù)，它被認為是高速高密度PCB設(shè)計目前最大的挑戰(zhàn)之一。電源完整性是指在高速系統(tǒng)中，電源傳輸系統(tǒng)(PDS power deliver system)在不同頻率上，阻抗特性不同，使PCB板上電源層與地層間的電壓在電路板的各處不盡相同，從而造成供電不連續(xù)，產(chǎn)生電源噪聲，使芯片不能正常工作;同時由于高頻輻射，電源完整性問題還會帶來EMC/EMI問題。如果不能很好地解決電源完整性問題，會嚴重影響系統(tǒng)的正常工作。

通常，電源完整性問題主要通過兩個途徑來解決：優(yōu)化電路板的疊層設(shè)計及布局布線，以及增加退耦電容。退耦電容在系統(tǒng)頻率小于300 ~ 400MHz時，可以起到抑止頻率、濾波和阻抗控制的作用，在恰當?shù)奈恢梅胖煤线m的退耦電容有助于減小系統(tǒng)電源完整性的問題。但是當系統(tǒng)頻率更高時，退耦電容的作用很小。在這種情況下，只有通過優(yōu)化電路板的層間距設(shè)計以及布局布線或者其他的降低電源、地噪聲的方法(如適當匹配降低電源傳輸系統(tǒng)的反射問題)等來解決電源完整性問題，同時抑止EMC/EMI。

對于信號完整性和電源完整性之間的關(guān)系，陳蘭兵認為：“信號完整性是時域的概念，比較好理解，而電源完整性卻是頻域的概念，難度比信號完整性大，但在某些方面和信號完整性又有相通之處。電源完整性對工程師的技能要求更高，對于高速設(shè)計而言，是一個新的挑戰(zhàn)。它不但涉及到板級，同時涉及到芯片和封裝級。建議從事高速電路板設(shè)計的工程師在解決了信號完整性的基礎(chǔ)上再做電源完整性。”據(jù)介紹，Cadence的電源完整性工具PI已推向市場，并已成功運用到很多客戶的設(shè)計中。

通過仿真 “軟”化你的設(shè)計

仿真是對把各方面問題都考慮進去的虛擬原型的測試。由于設(shè)計越來越復(fù)雜，工程師不可能把每一種方案都拿來實施，此時只能借助先進的仿真代替試驗進行判斷。

今天的系統(tǒng)設(shè)計，除了面臨高速高密度電路板所帶來的挑戰(zhàn)外，產(chǎn)品快速面世的壓力更是使仿真成為系統(tǒng)設(shè)計必不可少的手段。設(shè)計者希望利用先進的仿真工具，在設(shè)計階段即找出問題，從而高效率、高質(zhì)量地完成系統(tǒng)設(shè)計。

傳統(tǒng)的電路板設(shè)計，工程師很少借助仿真的手段。更多的時候是利用上游芯片廠商提供的參考設(shè)計和設(shè)計指導(dǎo)規(guī)則(即白皮書)，結(jié)合工程師的實際經(jīng)驗進行設(shè)計，然后將設(shè)計生產(chǎn)出來的原型機進行反復(fù)測試試驗、找出問題、修改設(shè)計，這樣周而復(fù)始，直至問題基本全部解決。即時偶爾采用仿真工具進行設(shè)計，也只局限于局部電路。修改電路意味著時間上的延遲，這種延遲在產(chǎn)品快速面世的壓力下是無法接受的，尤其對于大型系統(tǒng)，一處小小的修改也許需要將整個設(shè)計推翻重來，正所謂“牽一發(fā)而動全身”，它給廠商帶來的損失是無法估量的。

產(chǎn)品質(zhì)量的難以保證、開發(fā)周期的不可控、對工程師經(jīng)驗的過分依賴……這些因素使上述設(shè)計方法難以應(yīng)對越來越復(fù)雜的高速高密度 PCB設(shè)計所帶來的挑戰(zhàn)，因而必須借助先進的仿真工具加以解決。“上游芯片廠商給的設(shè)計方案是建立在他們自己樣板的基礎(chǔ)上的，而系統(tǒng)廠商的產(chǎn)品和上游廠商的樣板不可能完全一樣;同時，一個芯片的設(shè)計要求可能和另一個的相互矛盾，這時必須通過仿真來確定設(shè)計方案。”陳蘭兵說。

從某種意義上講，仿真就是讓軟件在虛擬原型上完成以前需要通過對物理原型的測試才能夠完成的功能評價，是一種更為“軟”化和更加經(jīng)濟的方案。

然而高速高密度電路板的仿真和傳統(tǒng)的仿真又有所不同。Mentor Graphics公司技術(shù)工程師尤立夫介紹：“傳統(tǒng)的仿真是針對原理圖而做的，它只是加激勵，看輸出，由此來判斷功能是否正確;而高速仿真是在功能正確的前提下，看設(shè)計的性能如何，它既針對原理圖，同時針對PCB設(shè)計。”利用仿真工具，可以判斷哪一個方案更貼近實際需求，在滿足性能要求的基礎(chǔ)上，判斷哪一個的成本更低，在性能設(shè)計和系統(tǒng)成本之間找到一個平衡點。尤立夫說：“利用仿真工具，可以判斷系統(tǒng)改進的方向是否正確，為設(shè)計指明方向，提高一板成功率，使產(chǎn)品更快走向市場。但是，無論仿真的結(jié)果多么接近測試結(jié)果，它都不能代替實際的測試系統(tǒng)。”[!--empirenews.page--]

測試是對包含所有現(xiàn)實環(huán)境因素的系統(tǒng)性能的一種真實判斷，然而仿真卻是對虛擬原型的“測試”，是針對某種特定條件的，沒有一種工具可以將所有現(xiàn)實條件全部考慮進去同時仿真。然而，隨著技術(shù)的發(fā)展和工具的不斷完善，仿真結(jié)果和實際測試結(jié)果的逼近度越來越高，對設(shè)計的指導(dǎo)意義也越來越大，但同時對工程師也提出了更高的要求——雖然工具越來越易用，但對仿真結(jié)果的判斷和改進方法都依賴于工程師的技術(shù)水平和理論基礎(chǔ)。

目前在高速PCB仿真中，效果最不理想的是EMC/EMI。這是因為對于高速系統(tǒng)，由于過孔效應(yīng)的影響，需要對系統(tǒng)進行三維建模才能有效模擬真實環(huán)境。然而對于 PCB這樣一個龐大且復(fù)雜的系統(tǒng)，對其進行三維建模非常困難。據(jù)尤立夫介紹，目前主要采用專家檢查的方式，既按照國際通用標準將EMC/EMI問題變換成 PCB上布局布線的規(guī)則。Cadence 的EMControl就是這樣一個類似于專家系統(tǒng)的規(guī)則檢查工具，同時還提供了客戶化的接口，方便客戶編寫適合于本公司的EMC/EMI檢查規(guī)則。Mentor Graphics的Quiet Expert可以檢查引起EMI問題的不正確的布線結(jié)構(gòu)，找出問題，并給出導(dǎo)致EMI問題的原因和建議的解決方案。

此外，在三維分析方面，Ansoft、Apsim等公司可以提供專門的工具和方法，并且這些工具可以與Cadence和Mentor Graphics的系統(tǒng)工具配合使用。

效率之選：自動布線與并行設(shè)計

原理圖設(shè)計不止是把電路“描”進去，還有很多其它要求，原理圖設(shè)計工具應(yīng)該能將這些要求帶到下一個環(huán)節(jié)，支持自動布線、功能仿真等。

為了找到一條更富效率的設(shè)計路徑，解決產(chǎn)品面世時間壓力，將產(chǎn)品快速推向市場，自動布線和并行設(shè)計技術(shù)應(yīng)運而生。

“如果能很好地利用自動布線技術(shù)，可以減少畫板時間，將PCB的設(shè)計效率提高一倍以上。” 陳蘭兵介紹。然而要想實現(xiàn)自動布線，必須借助電氣化的規(guī)則管理器，將系統(tǒng)設(shè)計工程師和硬件設(shè)計工程師對電路的設(shè)計要求傳遞給PCB工程師。

對于早期較為簡單的系統(tǒng)，通常的做法是硬件工程師把設(shè)計要求一條條手寫下來，告訴PCB設(shè)計工程師如何去做。但對于復(fù)雜的系統(tǒng)，面對成千上萬的連線、無數(shù)的要求，硬件工程師無法將這些規(guī)則一一記錄下來，PCB設(shè)計工程師更無法一條條去檢查和實施。這時，就需要電氣化的規(guī)則管理器將各種設(shè)計要求管理起來，硬件工程師和PCB設(shè)計工程師可以在同一個規(guī)則管理器的基礎(chǔ)上協(xié)同工作。Cadence公司的規(guī)則管理器Constrain Management(簡稱 CM)已被無縫地集成到其原理圖設(shè)計工具和PCB設(shè)計工具中，硬件工程師在原理圖設(shè)計完成后，其設(shè)計要求(電氣性能、DFT、DFM規(guī)則等)就被CM自動帶到下一個環(huán)節(jié)，系統(tǒng)根據(jù)這些規(guī)則進行自動布線。因此自動布線是建立在約束規(guī)則驅(qū)動基礎(chǔ)上的自動布線，但同時必須有一個能很好理解和完成這些約束規(guī)則的布線器，Cadence的Specctra能使兩者很好地達到統(tǒng)一。

對于自動布線技術(shù)，陳蘭兵建議，“如果一個公司技術(shù)沒有掌握好，信號完整性問題不能很好解決，建議不要采用自動布線。因為如果不能定義很好的規(guī)則，將無法正確驅(qū)動自動布線。”無論工具如何發(fā)達，計算機都不可能完全取代人的大腦行為，因而也就不可能有100%的自動布線。前面我們所說的自動布線其實是一種交互式的自動布線，需要人的參與：自動布線以前有些規(guī)則還需要手工進一步確定;自動布線完成以后需要工程師驗證和修改。

對于傳統(tǒng)的、較為低速的系統(tǒng)設(shè)計，很多工程師可能都有過這樣的經(jīng)驗，用Cadence的 OrCAD畫原理圖，再用Mentor的PowerPCB做布局布線。但陳蘭兵認為，這種方法在高速設(shè)計領(lǐng)域不再適合。“數(shù)據(jù)在不同廠商的工具之間不能實現(xiàn)完全轉(zhuǎn)換，例如：傳統(tǒng)的讀網(wǎng)表的方法，不可能把原理圖中的一些電氣屬性和要求帶到PCB設(shè)計中，因而不適合高速設(shè)計。”

除自動布線，對大型系統(tǒng)，并行設(shè)計也是提高設(shè)計效率的有效途徑。并行設(shè)計即協(xié)同設(shè)計，就是將一塊電路板分割成幾部分，由幾個人同時進行設(shè)計。據(jù)尤立夫介紹，目前 Mentor Graphics的工具在并行設(shè)計方面已經(jīng)可以做到，如果將一臺機器上的設(shè)計存盤后，另一臺機器立刻可以看見，并且兩邊的連線可以自動連到一起，這樣可以減輕不同設(shè)計之間整合的任務(wù)。尤立夫說：“到今年晚些時候，Mentor Graphics公司完全動態(tài)的并行設(shè)計工具 extremePCB就可以推向市場，到時候，工程師就可以像聯(lián)網(wǎng)打CS一樣進行完全實時的并行設(shè)計，即彼此的設(shè)計可以實時被對方看見，這樣可以方便異地工程師之間的合作。”對于并行設(shè)計，陳蘭兵認為，它不但需要好的設(shè)計工具，更需要好的設(shè)計方法。他建議，并行設(shè)計不要分得太細、太廣，2~3人比較合理，否則思路太分散，反而不利于設(shè)計。據(jù)悉，Cadence的并行設(shè)計工具也將在下一版本中推出。

超越PCB：高速問題的系統(tǒng)級考慮

當系統(tǒng)從幾百兆發(fā)展到數(shù)十吉時，芯片設(shè)計、封裝設(shè)計、系統(tǒng)設(shè)計已經(jīng)不可能再分開考慮。對于高端產(chǎn)品，在設(shè)計芯片時，就應(yīng)該考慮封裝設(shè)計和系統(tǒng)設(shè)計。

在去除軟件本身的問題之后，如何精簡流程，從流程上減少工程師的失誤，使工程師把更多的精力投入到設(shè)計之中，使產(chǎn)品盡快進入市場，也已經(jīng)成為EDA廠商正在考慮的內(nèi)容。

通常，一個系統(tǒng)上的連接線，始于芯片(Silicon)的I/O，經(jīng)過封裝(Package)的bump和substrate，到達封裝的pin，然后經(jīng)過PCB，到另一封裝的pin、substrate、bump和芯片的I/O。芯片、封裝、電路板，這是三個不同的領(lǐng)域，以前的工程師在設(shè)計的時候不會去綜合考慮，也無從知道其他工程師的想法。但是隨著設(shè)計頻率的提高、芯片面積的減小、設(shè)計周期的縮短，廠商在做芯片設(shè)計時就應(yīng)該考慮到封裝設(shè)計和PCB設(shè)計，使三者有效地結(jié)合起來。陳蘭兵認為，“這時無論從信號完整性上來說，還是從設(shè)計周期上來說，我們都應(yīng)該同時考慮Silicon-Package- Board的設(shè)計，并協(xié)調(diào)它們之間的互相聯(lián)系。比如說，有時在PCB中會有很難解決的時序問題，在Package中卻可以很容易地解決。”

Cadence作為系統(tǒng)級流程設(shè)計的積極倡導(dǎo)者，其Allegro平臺即涵蓋了板級設(shè)計和封裝級設(shè)計，并可以和Cadence的其它幾個芯片設(shè)計平臺串接起來，形成完整的設(shè)計鏈，實現(xiàn)數(shù)據(jù)的有效交換和溝通。此外，Cadence的VSIC(Virtual System InterConnect)設(shè)計方法是一種新的Silicon-Package- Board 協(xié)同設(shè)計方法，它使得工程師在設(shè)計早期就可以考慮整個系統(tǒng)引起的時序或是信號完整性的問題，解決了千兆赫信號設(shè)計的一大瓶頸。[!--empirenews.page--]

Allegro DesignWorkbench 則是和MatrixOne聯(lián)合推出的電子設(shè)計領(lǐng)域第一個 PLM(Product Lifecycle Management)產(chǎn)品，保證了工程師在合適的時間、合適的地點，選取最合適的器件。“它肯定會對現(xiàn)有的設(shè)計流程帶來深遠的影響，可能會縮短工程師50%的設(shè)計周期”， 陳蘭兵介紹說。

感謝陳蘭兵先生和尤立夫先生回答采訪問題及提供相關(guān)資料：

陳蘭兵先生畢業(yè)于電子科技大學，獲微電子學碩士學位，在電子行業(yè)擁有超過14年的豐富經(jīng)驗，現(xiàn)任Cadence公司高速系統(tǒng)技術(shù)中心高級經(jīng)理。

尤立夫先生畢業(yè)于哈爾濱工程大學，獲水聲工程博士學位，在電子與信號處理系統(tǒng)設(shè)計方面擁有超過10年的豐富經(jīng)驗。尤先生于2004年2月加入Mentor Graphics中國擔任市場行銷技術(shù)工程師。