提高電子電路抗干擾能力的方法

作為一個電子設(shè)計(jì)制作者與愛好者在設(shè)計(jì)帶微處理器的電子產(chǎn)品時，如何提高系統(tǒng)的抗干擾能力和電磁兼容性是設(shè)計(jì)者必需考濾的一個問題。本人就自己在電子設(shè)計(jì)制作過程中積累的一點(diǎn)經(jīng)驗(yàn)供大家參考。

　　一、減小來自電源的噪聲

　　電源在向系統(tǒng)提供能源的同時，也將其噪聲加到所供電的電源上。電路中微控制器的復(fù)位線，中斷線，以及其它一些控制線最容易受外界噪聲的干擾。

　　電網(wǎng)上的強(qiáng)干擾通過電源進(jìn)入電路。即使電池供電的系統(tǒng)，電池本身也有高頻噪聲。模擬電路中的模擬信號更經(jīng)受不住來自電源的干擾。因此設(shè)計(jì)電源時要采取一定的抗干擾措施：（如輸入電源與強(qiáng)電設(shè)備動力線分開；采用隔離變壓器；采用低通濾波器；采用獨(dú)立功能塊單獨(dú)供電等）。

　　二、減小信號傳輸中的畸變

　　微控制器主要采用高速CMOS技術(shù)制造。信號輸入端靜態(tài)輸入電流在1mA左右，輸入電容10pF左右，輸入阻抗相當(dāng)高。高速CMOS電路的輸出端都有相當(dāng)?shù)膸лd能力，即相當(dāng)大的輸出值，將一個門的輸出端通過一段很長線引到輸入阻抗相當(dāng)高的輸入端，反射問題就很嚴(yán)重。它會引起信號畸變，增加系統(tǒng)噪聲。當(dāng)Tpd>Tr時，就成了一個傳輸線問題，必須考慮信號反射、阻抗匹配等問題。

　　信號在印制板上的延遲時間與引線的特性阻抗有關(guān)，即與印制線路板材料的介電常數(shù)有關(guān)?？梢源致缘卣J(rèn)為，信號在印制板引線的傳輸速度，約為光速的1／3到1／2之間。微控制器構(gòu)成的系統(tǒng)中常用邏輯電子元件的Tr（標(biāo)準(zhǔn)延遲時間）為3到18ns之間。

　　在印制線路板上，信號通過一個7W的電阻和一段25cm長的引線，線上延遲時間大致在4～20ns之間。也就是說，信號在印刷線路上的引線越短越好，最長不宜超過25cm。而且過孔數(shù)目也應(yīng)盡量少，最好不多于2個。

　　當(dāng)信號的上升時間快于信號延遲時間，就要按照快電子學(xué)處理。此時要考慮傳輸線的阻抗匹配，對于一塊印刷線路板上的集成塊之間的信號傳輸，要避免出現(xiàn)Td>Trd的情況，印刷線路板越大系統(tǒng)的速度就越不能太快。

　　用以下結(jié)論歸納印刷線路板設(shè)計(jì)的一個規(guī)則：信號在印刷板上傳輸，其延遲時間不應(yīng)大于所用器件的標(biāo)稱延遲時間。