Xilinx的可控制阻抗匹配（DC/XCITE）技術(shù)和SI方案

如果在一個設(shè)計中存在過多的源端匹配電阻，對設(shè)計者來說是非常棘手的事情，同時也會大大增加系統(tǒng)(單板)的成本。xilinx在新一代spartan-3、virtex-ii、virtex-ii pro、virtex-4和virtex-5的fpga中都采用了可控制阻抗匹配技術(shù)(xcite—xilinx專利技術(shù))。其特點是利用兩個外部電阻(每個bank)通過內(nèi)部阻抗等效電路在器件內(nèi)部實現(xiàn)上百個i/o引腳的輸出阻抗匹配。而且bank與bank之間的阻抗網(wǎng)絡(luò)還可以級聯(lián)，因此整個器件可以僅使用兩個外接電阻即可實現(xiàn)整個器件的輸出阻抗匹配。對于lvds的差分接口標(biāo)準(zhǔn)，通常需要在接收端口并聯(lián)一個100ω的電阻。而在上述的器件(包括spartan-3e/3a)中，也可利用內(nèi)部阻抗匹配技術(shù)來取代外部電阻。這些技術(shù)的特點如下。　　(1) 具有更好的信號完整性，減少了由于過孔(via)帶來的不連續(xù)的傳輸線?！　?2) 簡化了高速電路設(shè)計，特別是ddr等i/o引腳數(shù)較多的設(shè)計中可保證接口引腳之間信號的一致性?！　?3) 減小了pcb上的電阻數(shù)，大大降低了系統(tǒng)成本，如圖1所示。
　　圖1 xcite技術(shù)降低了系統(tǒng)設(shè)計成本　　(4)更好的emi特性?！　≡趚ilinx的設(shè)計工具中可以使能或關(guān)閉內(nèi)部的阻抗匹配網(wǎng)絡(luò)(dci)。盡管dci技術(shù)可有效地改善信號完整性和降低pcb的設(shè)計成本，但采用了內(nèi)部等效電阻后會造成器件功耗的提高，請設(shè)計者注意。xilinx的dci技術(shù)可支持lvds、lvdsext、lvcmos、lvttl、sstl、hstl、 gtl和gtlp?！　榱藴p少地彈因素對系統(tǒng)的影響，xilinx在其高端的器件(virtex-4和virtex-5)中運用如下技術(shù)，從而有效地改善信號完整性?！　?.引入了片內(nèi)旁路電容，這些電容除了消除交調(diào)信號(crosstalk)對內(nèi)部邏輯的影響之外，還可以保持電源電壓的穩(wěn)定。片內(nèi)電容的使用可以進(jìn)一步減小了引線電感，分布電感幾乎為零。簡化了板級設(shè)計和布線的難度，降低了設(shè)計成本。　　2.優(yōu)化的電源和地線網(wǎng)絡(luò)，如圖2所示為virtex-5器件的某種封裝的地線分布結(jié)構(gòu)，環(huán)路的電感是與環(huán)路電流所流過的區(qū)域有直接的關(guān)系。圖中所示的“棋盤格”結(jié)構(gòu)，在保證了足夠多的輸入／輸出引腳的情況下環(huán)路電感最小，每個“棋盤格”內(nèi)至少有一個地線回路。
　　圖2 virtex-5優(yōu)化的引腳分布結(jié)構(gòu)示意　　3.邏輯塊(clb)支持差分結(jié)構(gòu)，差分電路可有效地抑制共模干擾，尤其是emi干擾。因此在virtex-5的器件的邏輯陣列中，對類似于時鐘的高速信號采用了差分總線的結(jié)構(gòu)?！　∫陨线@些措施使xilinx的fpga具有非常好的信號完整性。