基于 QDR-IV SRAM 實現(xiàn)網(wǎng)絡流量管理統(tǒng)計計數(shù)器 IP設(shè)計

網(wǎng)絡路由器帶有用于性能監(jiān)控、流量管理、網(wǎng)絡追蹤和網(wǎng)絡安全的統(tǒng)計計數(shù)器。計數(shù)器用來記錄數(shù)據(jù)包到達和離開的次數(shù)以及特定事件的次數(shù)，比如當網(wǎng)絡出現(xiàn)壞包時。數(shù)據(jù)包的到達會使多個不同的統(tǒng)計計數(shù)器發(fā)生更新;但一臺網(wǎng)絡設(shè)備中的統(tǒng)計計數(shù)器的數(shù)量及其更新速度常常受到存儲技術(shù)的限制。

管理統(tǒng)計計數(shù)器需要高性能的存儲器才能滿足多重的讀—修改—寫操作。本文將描述一種使用IP方法的獨特統(tǒng)計計數(shù)器，這種計數(shù)器的一端可以連接網(wǎng)絡處理器(NPU)，另一端可以連接Xilinx公司的QDR-IV存儲控制器。QDR-IV統(tǒng)計計數(shù)器IP是一種帶有QDR-IV SRAM、為網(wǎng)絡交流管理和其他計數(shù)器應用提供高效統(tǒng)計計數(shù)器的軟IP。

QDR-IV SRAM概述

QDR-IV SRAM配備兩個雙向數(shù)據(jù)端口A和B，可以在一個時鐘周期內(nèi)完成兩次數(shù)據(jù)寫入或兩次數(shù)據(jù)讀取操作，或一次讀寫結(jié)合的操作。因此，這一特點帶來了額外的靈活性，架構(gòu)師可將之用于讀/寫并不一定平衡的應用中。每個端口在兩個時鐘沿均可進行數(shù)據(jù)傳輸(DDR(雙倍數(shù)據(jù)速率)操作)，工作模式為突發(fā)式，每個時鐘周期的突發(fā)長度為兩個字(每個字為X18或X36)。地址總線為通用型，其上升沿和下降沿能分別為端口A和端口B提供地址。部分制造商的QDR-IV SRAM還可支持嵌入式ECC(錯誤檢查和糾正)，可從根本上消除軟錯誤，提高存儲器陳列的可靠性。

QDR-IV SRAM分為兩種：高性能 (HP) QDR-IV和超高性能 (XP) QDR-IV。HP設(shè)備的最大運行頻率為667 MHz，而XP設(shè)備的最大運行頻率為1066 MHz。QDR-IV XP能夠通過將存儲空間分成分成8個內(nèi)存條來增加性能，用地址的3個最低有效位(LSB)表示。要求的存儲方案是在同一周期內(nèi)存取不同的內(nèi)存條。從一個周期到另一周期，所有的內(nèi)存條均可存取，系統(tǒng)設(shè)計師可通過規(guī)劃系統(tǒng)架構(gòu)來相應地分配記憶庫地址，以充分發(fā)揮極速存儲器的RTR性能。這樣，開發(fā)人員可以在降低總系統(tǒng)成本的同時大幅提高性能。

統(tǒng)計計數(shù)器IP

QDR IV統(tǒng)計計數(shù)器是一種帶有QDR-IV SRAM，并且為網(wǎng)絡交流管理和其他計數(shù)器應用提供統(tǒng)計計數(shù)器的軟IP。該IP采用支持系統(tǒng)管理存取端口的讀—修改—寫邏輯。該IP的一端可以連接網(wǎng)絡處理單元(NPU)，另一端可以連接 QDR-IV存儲控制器。由于該統(tǒng)計計數(shù)器支持400Gbps及更快速率的線卡，因此性能僅受限于所使用的FPGA和QDR-IV設(shè)備。

統(tǒng)計計數(shù)器IP的運行

圖1是使用QDR-IV和統(tǒng)計計數(shù)器IP的用例。典型的網(wǎng)絡處理單元(NPU)以800M的每秒配對物更新速率發(fā)送統(tǒng)計(STATS)更新請求。每一項STATS請求包含在一個72位字中帶有兩個計數(shù)器(數(shù)據(jù)包和字節(jié)計數(shù))的入口/出口包命令令牌。整個計數(shù)器緩存數(shù)據(jù)以1秒為間隔，更新到系統(tǒng)存儲器中的終身計數(shù)器(通常為DRAM)。這一來自NPU的回讀被稱為處理器(PROCS)更新請求。PCIe接口用于傳輸計數(shù)器緩存數(shù)據(jù)以更新終身計數(shù)器。下圖顯示了STATS IP的設(shè)置和與Xilinx存儲控制器、PCIe總線和NPU連接的QDR-IV存儲器。

圖1：帶統(tǒng)計IP、NPU和存儲器的完整基礎(chǔ)架構(gòu)

統(tǒng)計IP適用于HP和XP QDR-IV存儲器。其運行模式通過位于IP設(shè)計頂層接口的單一參數(shù)控制。兩個計數(shù)器(數(shù)據(jù)包和字節(jié))的每個流地址為單72位字。一個144Mb QDR-IV SRAM支持四百萬計數(shù)器。該設(shè)計所要求的IP接口數(shù)量與所使用的QDR-IV SRAM的數(shù)量相當。

正如模塊圖所示，NPU通過4x25Gbps鏈路將統(tǒng)計和處理請求推送到IP中。IP的運行頻率為存儲器存取頻率的四分之一，并且使用四條被稱為“通道”的平行數(shù)據(jù)路徑以匹配存儲器帶寬。在存儲接口HP和XP運行模式中，端口A作為讀取端口，端口B作為寫入端口。每項統(tǒng)計請求對保存在與該請求相關(guān)的獨特存儲位置中的計數(shù)器數(shù)據(jù)進行讀—修改—寫操作。

讀寫請求通過分階段來延遲與QDR-IV存儲器讀取延遲以及存儲控制器延遲的匹配。分階段設(shè)計也作為本地緩存累積延遲過程中的服務更新請求。在HP模式中，沒有統(tǒng)計/處理器更新地址限制通過四根通道中的任何一根。地址的發(fā)生可能是隨機的，并且無需給每根通道分配特定類型的地址。但由于在XP模式中存儲器的區(qū)塊結(jié)構(gòu)和限制與其相關(guān)，因此通道0和1被分配到保存入口流數(shù)據(jù)的奇數(shù)地址位置，通道2和3被分配到保存出口流數(shù)據(jù)的偶數(shù)地址位置。這一獨特的安排可以預防可能在XP模式中發(fā)生的分塊限制位置。