Cadence攜手ARM為多核與低功耗器件提供參考方法學

電子產(chǎn)品世界　　cadence設(shè)計系統(tǒng)公司與arm 宣布推出兩種由它們聯(lián)合開發(fā)的新的實現(xiàn)參考方法學，一種用于arm11(tm) mpcore(tm)多核處理器，另一種用于arm1176jzf-s(tm)處理器的低功耗實現(xiàn)，后者集成了arm® intelligent energy manager (iem(tm))技術(shù)。針對這兩款arm處理器的這些cadence參考方法學是兩個公司緊密合作的成果，為設(shè)計多核、低功耗器件的共同客戶提供了增強的設(shè)計解決方案。 　　“cadence低功耗解決方案包括encounter rtl compiler和soc encounter gxl，通過它我們已能超越基于arm處理器的asic設(shè)計工作的性能目標，”nec電子美洲定制soc解決方案工程部工程總監(jiān)ying f. chang表示，“我們歡迎arm與cadence合作，以提供加速和簡化低功耗arm處理器交付的流程。”　　arm11 mpcore多核處理器是第一款具有arm11 mpcore多處理技術(shù)的處理器，它同時為性能和功耗管理提供了一個靈活的解決方案，可滿足多核設(shè)計的要求。　　“用于arm11 mpcore多核處理器的參考方法學提供了高性能的參考流程，能提供可預測、低風險的多處理器配置實現(xiàn)，”arm技術(shù)營銷副總裁keith clarke表示，“arm11 mpcore處理器和低功耗arm1176jzf-s處理器流程都經(jīng)arm artisan® physical ip進行了預先驗證，以便優(yōu)化arm可綜合處理器ip的實現(xiàn)。”　　基于arm1176jzf-s處理器的低功耗參考方法學提供了支持iem技術(shù)所需的增強特性，并支持iem技術(shù)采用的動態(tài)電壓(dynamic voltage)和頻率調(diào)節(jié)(frequency scaling (dvfs)硬件方法。iem技術(shù)已被證明可減少超過60%的cpu能耗。　　這些參考方法學包容通用功率格式(common power format , cpf)，可實現(xiàn)功耗域、功耗模式、電平轉(zhuǎn)換和隔離規(guī)則的清楚詳述，以使先進低功耗設(shè)計方法自動化。這些方法學充分利用了cadence® low-power solution的許多產(chǎn)品，包括cadence soc encounter(tm) rtl-to-gdsii系統(tǒng)，全局綜合encounter® rtl compiler，encounter conformal® low power，及voltagestorm®電源線分析?！　　斑@些合作開發(fā)的參考方法學在多處理和功耗方面為設(shè)計下一代消費器件的客戶提供了重大的益處，這些器件要求性能和出色的功耗管理，”cadence產(chǎn)品營銷副總裁mike mcaweeney表示，“工程團隊使用這些參考方法學有助于減少定制設(shè)計的流片時間，從而獲得可觀的上市時間和成本收益。”　　arm和cadence是arm connected community 的成員，它們將在開發(fā)這些用于低功耗和多處理應用的先進流程中獲得的廣泛經(jīng)驗，充分利用于最新arm處理器、cortex(tm) a9處理器和arm cortex-a9 mpcore多核心處理器新參考方法學的開發(fā)中。這些參考方法學計劃在2008年上半年發(fā)布這些新處理器時推出。