主存儲器部件的組成與設計

1、主存儲器概述

(1)主存儲器的兩個重要技術(shù)指標

◎讀寫速度：常常用存儲周期來度量，存儲周期是連續(xù)啟動兩次獨立的存儲器操作(如讀操作)所必需的時間間隔。

◎存儲容量：通常用構(gòu)成存儲器的字節(jié)數(shù)或字數(shù)來計量。

(2)主存儲器與CPU及外圍設備的連接

是通過地址總線、數(shù)據(jù)總線、控制總線進行連接，見下圖

主存儲器與CPU的連接

◎地址總線用于選擇主存儲器的一個存儲單元，若地址總線的位數(shù)k，則最大可尋址空間為2k。如k=20,可訪問1MB的存儲單元。

◎數(shù)據(jù)總線用于在計算機各功能部件之間傳送數(shù)據(jù)。

◎控制總線用于指明總線的工作周期和本次輸入/輸出完成的時刻。

(3)主存儲器分類

◎按信息保存的長短分：ROM與RAM

◎按生產(chǎn)工藝分：靜態(tài)存儲器與動態(tài)存儲器

靜態(tài)存儲器(SRAM)：讀寫速度快，生產(chǎn)成本高，多用于容量較小的高速緩沖存儲器。

動態(tài)存儲器(DRAM)：讀寫速度較慢，集成度高，生產(chǎn)成本低，多用于容量較大的主存儲器。

靜態(tài)存儲器與動態(tài)存儲器主要性能比較如下表：

靜態(tài)和動態(tài)存儲器芯片特性比較

SRAM DRAM

存儲信息 觸發(fā)器 電容

破壞性讀出 非 是

需要刷新 不要 需要

送行列地址 同時送 分兩次送

運行速度 快 慢

集成度 低 高

發(fā)熱量 大 小

存儲成本 高 低

動態(tài)存儲器的定期刷新：在不進行讀寫操作時，DRAM 存儲器的各單元處于斷電狀態(tài)，由于漏電的存在，保存在電容CS 上的電荷會慢慢地漏掉，為此必須定時予以補充，稱為刷新操作。

2、動態(tài)存儲器的記憶原理和讀寫過程

(1)動態(tài)存儲器的組成：由單個MOS管來存儲一位二進制信息。信息存儲在MOS管的源極的寄生電容CS中。

◎?qū)憯?shù)據(jù)時：字線為高電平，T導通。

寫“1”時，位線(數(shù)據(jù)線)為低電平， VDD(電源)將向電容充電

寫“0時，位線(數(shù)據(jù)線)為高電平， 若電容存儲了電荷，則將會使電容完成放電，就表示存儲了“0”。

◎ 讀數(shù)據(jù)時：先使位線(數(shù)據(jù)線)變?yōu)楦唠娖?，當字線高電平到來時T導通，若電容原存儲有電荷( 是“1” )，則電容就要放電，就會使數(shù)據(jù)線電位由高變低;若電容沒有存儲電荷( 是“0” )，則數(shù)據(jù)線電位不會變化。檢測數(shù)據(jù)線上電位的變化就可以區(qū)分讀出的數(shù)據(jù)是1還是0。

注意

①讀操作使電容原存儲的電荷丟失，因此是破壞性讀出。為保持原記憶內(nèi)容，必須在讀操作后立刻跟隨一次寫入操作，稱為預充電延遲。

②向動態(tài)存儲器的存儲單元提供地址，是先送行地址再送列地址。原因就是對動態(tài)存儲器必須定時刷新(如2ms)，刷新不是按字處理，而是每次刷新一行，即為連接在同一行上所有存儲單元的電容補充一次能量。

③在動態(tài)存儲器的位線上讀出信號很小，必須接讀出放大器，通常用觸發(fā)器線路實現(xiàn)。

④存儲器芯片內(nèi)部的行地址和列地址鎖存器分先后接受行、列地址。

⑤RAS、CAS、WE、Din、Dout時序關(guān)系如下圖：

3、教學計算機的內(nèi)存儲器組成與設計

(1)靜態(tài)存儲器的存儲原理和芯片內(nèi)部結(jié)構(gòu)(P207)

(2)教學計算機內(nèi)存儲器的組成與設計

◎地址總線：記為AB15～AB0,統(tǒng)一由地址寄存器AR驅(qū)動，地址寄存器AR只接收ALU輸出的信息。

◎控制總線：控制總線的信號由譯碼器74LS139給出，功能是指出總線周期的類型：

※內(nèi)存寫周期 用MMW信號標記

※內(nèi)存讀周期 用MMR信號標記

※外設(接口)寫周期 用IOW信號標記

※外設(接口)讀周期 用IOR信號標記

※內(nèi)存在工作 用MMREQ信號標記

※外設在工作 用IOREQ信號標記

※寫控存周期 用SWA信號標記

◎數(shù)據(jù)總線：分為內(nèi)部數(shù)據(jù)總線IB與外部數(shù)據(jù)總線DB兩部分。主要完成計算機各功能部件之間的數(shù)據(jù)傳送。

設計總線的核心技術(shù)是要保證在任何時刻只能把一組數(shù)據(jù)發(fā)送到總線上，卻允許一個和多個部件同時接受總線上的信息。所用的電路通常為三態(tài)門電路。

◎系統(tǒng)時鐘及時序：教學機晶振1.8432MHz，3分頻后用614.4KHz的時鐘作為系統(tǒng)主時鐘，使CPU、內(nèi)存、IO同步運行。

CPU內(nèi)部的有些寄存器用時鐘結(jié)束時的上升沿完成接受數(shù)據(jù)，而通用寄存器是用低電平接收的。內(nèi)存或I/O讀寫操作時，每個總線周期由兩個時鐘組成，第一個時鐘，稱為地址時間，用于傳送地址;第二個時鐘，稱為數(shù)據(jù)時間，用于讀寫數(shù)據(jù)

◎靜態(tài)存儲器的字位擴展：

教學計算機的內(nèi)存儲器用靜態(tài)存儲器芯片實現(xiàn)，由2K字的ROM區(qū)和2K字RAM區(qū)組成。內(nèi)存字長16位，按字尋址。

ROM由74LS2716只讀存儲器ROM(每片2048個存儲單元，每單元為8位二進制位)兩片完成字長的擴展。地址分配在：0～2047

RAM由74LS6116隨機存儲器RAM(每片2048個存儲單元，每單元為8位二進制位)兩片完成字長的擴展。地址分配在：2048～4095[!--empirenews.page--]

靜態(tài)存儲器字、位擴展

主存儲器的讀寫過程

靜態(tài)存儲器地址分配:

為訪問 2048 個存儲單元，要用 11 位地址，把地址總線的低 11 位地址送到每個存儲器芯片的地址引腳;對地址總線的高位進行譯碼，譯碼信號送到各存儲器芯片的/CS 引腳，

◎在按字尋址的存儲器系統(tǒng)中實現(xiàn)按字節(jié)讀寫

4、主存儲器實現(xiàn)與應用中的幾項技術(shù)

(1)動態(tài)存儲器的快速讀寫技術(shù)

◎快速頁式工作技術(shù)(動態(tài)存儲器的快速讀寫技術(shù))

讀寫動態(tài)存儲器同一行的數(shù)據(jù)時，其行地址第一次讀寫時鎖定后保持不變，以后讀寫該行多列中的數(shù)據(jù)時，僅鎖存列地址即可，省去了鎖存行地址的時間，加快了主存儲器的讀寫速度。

◎EDO(Extended Data Out)技術(shù)

在快速頁式工作技術(shù)上，增加了數(shù)據(jù)輸出部分的數(shù)據(jù)鎖存線路，延長輸出數(shù)據(jù)的有效保持時間，從而地址信號改變了，仍然能取得正確的讀出數(shù)據(jù)，可以進一步縮短地址送入時間，更加快了主存儲器的讀寫速度。

(2)主存儲器的并行讀寫技術(shù)

是指在主存儲器的一個工作周期(或較長)可以讀出多個主存字所采用的技術(shù)。

方案1：一體多字結(jié)構(gòu)，即增加每個主存單元所包括的數(shù)據(jù)位，使其同時存儲幾個主存字，則每一次讀操作就同時讀出了幾個主存字。

方案2：多體交叉編址技術(shù)，把主存儲器分成幾個能獨立讀寫的、字長為一個主存字的主體，分別對每一個存儲體進行讀寫;還可以使幾個存儲體協(xié)同運行，從而提供出比單個存儲體更高的讀寫速度。

有兩種方式進行讀寫：

◎在同一個讀寫周期同時啟動所有主存體讀或?qū)憽?/p>

◎ 讓主存體順序地進行讀或?qū)?，即依次讀出來的每一個存儲字，可以通過數(shù)據(jù)總線依次傳送走，而不必設置專門的數(shù)據(jù)緩沖寄存器;其次，就是采用交叉編址的方式，把連續(xù)地址的幾個存儲字依次分配在不同的存儲體中，因為根據(jù)程序運行的局部性特性，短時間內(nèi)讀寫地址相鄰的主存字的概率更大。

(3)存儲器對成組數(shù)據(jù)傳送的支持

所謂成組數(shù)據(jù)傳送就是地址總線傳送一次地址后，能連續(xù)在數(shù)據(jù)總線上傳送多個數(shù)據(jù)。而原先是每傳送一次數(shù)據(jù)要使用兩個時鐘周期：先送一次地址，后跟一次數(shù)據(jù)傳送，即要傳送N個數(shù)據(jù)，就要用2N個總線時鐘周期，成組數(shù)據(jù)傳送方式只用N+1個總線時鐘周期。

實現(xiàn)成組數(shù)據(jù)傳送方式，不僅CPU要支持這種運行方式，主存也能提供足夠高的數(shù)據(jù)讀寫速度，這往往通過主存的多體結(jié)構(gòu)、動態(tài)存儲器的EDO支持等措施來實現(xiàn)。