本章介紹Verilog HDL的基本要素，包括標識符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog硬件描述語言中的兩種數(shù)據(jù)類型。
3.1 標識符
Verilog HDL中的標識符(idenTIfier)可以是任意一組字母、數(shù)字、$符號和_(下劃線)符號的組合，但標識符的第一個字符必須是字母或者下劃線。另外，標識符是區(qū)分大小寫的。以下是標識符的幾個例子：
Count
COUNT //與Count不同。
_R1_D2
R56_68
FIVE$
轉(zhuǎn)義標識符(escaped idenTIfier )可以在一條標識符中包含任何可打印字符。轉(zhuǎn)義標識符以\ (反斜線)符號開頭，以空白結(jié)尾(空白可以是一個空格、一個制表字符或換行符)。下面例舉了幾個轉(zhuǎn)義標識符：
\7400
\.*.$
\{******}
\~Q
\OutGate 與OutGate相同。
最后這個例子解釋了在一條轉(zhuǎn)義標識符中，反斜線和結(jié)束空格并不是轉(zhuǎn)義標識符的一部分。也就是說，標識符\OutGate 和標識符OutGate恒等。
Verilog HDL定義了一系列保留字，叫做關(guān)鍵詞，它僅用于某些上下文中。 附錄A列出了語言中的所有保留字。注意只有小寫的關(guān)鍵詞才是保留字。例如，標識符always(這是個關(guān)鍵詞)與標識符ALWAYS(非關(guān)鍵詞)是不同的。
另外，轉(zhuǎn)義標識符與關(guān)鍵詞并不完全相同。標識符\iniTIal 與標識符iniTIal(這是個關(guān)鍵詞)不同。注意這一約定與那些轉(zhuǎn)義標識符不同。
3.2 注釋
在Verilog HDL中有兩種形式的注釋。
/*第一種形式:可以擴展至
多行 */
//第二種形式:在本行結(jié)束。
3.3 格式
Verilog HDL區(qū)分大小寫。也就是說大小寫不同的標識符是不同的。此外，Verilog HDL是自由格式的，即結(jié)構(gòu)可以跨越多行編寫，也可以在一行內(nèi)編寫。白空(新行、制表符和空格)沒有特殊意義。下面通過實例解釋說明。
initial begin Top = 3' b001; #2 Top = 3' b011; end
和下面的指令一樣:
initial
begin
Top = 3' b001;
#2 Top = 3' b011;
end
3.4 系統(tǒng)任務(wù)和函數(shù)
以$字符開始的標識符表示系統(tǒng)任務(wù)或系統(tǒng)函數(shù)。任務(wù)提供了一種封裝行為的機制。這種機制可在設(shè)計的不同部分被調(diào)用。任務(wù)可以返回0個或多個值。函數(shù)除只能返回一個值以外與任務(wù)相同。此外，函數(shù)在0時刻執(zhí)行，即不允許延遲，而任務(wù)可以帶有延遲。
$display ("Hi, you have reached LT today");
/* $display 系統(tǒng)任務(wù)在新的一行中顯示。*/
$time
//該系統(tǒng)任務(wù)返回當前的模擬時間。
系統(tǒng)任務(wù)和系統(tǒng)函數(shù)在第10章中詳細講解。
3.5 編譯指令
以`(反引號)開始的某些標識符是編譯器指令。在Verilog 語言編譯時，特定的編譯器指令在整個編譯過程中有效(編譯過程可跨越多個文件)，直到遇到其它的不同編譯程序指令。完整的標準編譯器指令如下:
* `define, `undef
* `ifdef, `else, `endif
* `default_nettype
* `include
* `resetall
* `timescale
* `unconnected_drive, `nounconnected_drive
* `celldefine, `endcelldefine
3.5.1 `define 和`undef
`define指令用于文本替換，它很像C語言中的#define 指令，如:
`define MAX_BUS_SIZE 32
. . .
reg [ `MAX_BUS_SIZE - 1:0 ] AddReg;
一旦`define 指令被編譯，其在整個編譯過程中都有效。例如，通過另一個文件中的`define指令，MAX_BUS_SIZE 能被多個文件使用。
`undef 指令取消前面定義的宏。例如:
`define WORD 16 //建立一個文本宏替代。
. . .
wire [ `WORD : 1] Bus;
. . .
`undef WORD
// 在`undef編譯指令后, WORD的宏定義不再有效.
3.5.2 `ifdef、`else 和`endif
這些編譯指令用于條件編譯，如下所示：
`ifdef WINDOWS
parameter WORD_SIZE = 16
`else
parameter WORD_SIZE = 32
`endif
在編譯過程中，如果已定義了名字為WINDOWS的文本宏，就選擇第一種參數(shù)聲明，否則選擇第二種參數(shù)說明。
`else 程序指令對于`ifdef 指令是可選的。
3.5.3 `default_nettype
該指令用于為隱式線網(wǎng)指定線網(wǎng)類型。也就是將那些沒有被說明的連線定義線網(wǎng)類型。
`default_nettype wand
該實例定義的缺省的線網(wǎng)為線與類型。因此，如果在此指令后面的任何模塊中沒有說明的連線，那么該線網(wǎng)被假定為線與類型。
3.5.4 `include
`include 編譯器指令用于嵌入內(nèi)嵌文件的內(nèi)容。文件既可以用相對路徑名定義，也可以用全路徑名定義, 例如:
`include " . . / . . /primitives.v"
編譯時，這一行由文件“../../primitives.v” 的內(nèi)容替代。
3.5.5 `resetall
該編譯器指令將所有的編譯指令重新設(shè)置為缺省值。
`resetall
例如，該指令使得缺省連線類型為線網(wǎng)類型。
3.5.6 `timescale
在Verilog HDL 模型中，所有時延都用單位時間表述。使用`timescale編譯器指令將時間單位與實際時間相關(guān)聯(lián)。該指令用于定義時延的單位和時延精度。`timescale編譯器指令格式為：
`timescale time_unit / time_precision
time_unit 和time_precision 由值1、10、和100以及單位s、ms、us、ns、ps和fs組成。例如：
`timescale 1ns/100ps
表示時延單位為1ns, 時延精度為100ps。`timescale 編譯器指令在模塊說明外部出現(xiàn), 并且影響后面所有的時延值。例如:
`timescale 1ns/ 100ps
module AndFunc (Z, A, B);
output Z;
input A, B;
and # (5.22, 6.17 ) Al (Z, A, B);
//規(guī)定了上升及下降時延值。
endmodule
編譯器指令定義時延以ns為單位，并且時延精度為1/10 ns(100 ps)。因此，時延值5.22對應5.2 ns, 時延6.17對應6.2 ns。如果用如下的`timescale程序指令代替上例中的編譯器指令,[!--empirenews.page--]
`timescale 10ns/1ns
那么5.22對應52ns, 6.17對應62ns。
在編譯過程中，`timescale指令影響這一編譯器指令后面所有模塊中的時延值，直至遇到另一個`timescale指令或`resetall指令。當一個設(shè)計中的多個模塊帶有自身的`timescale編譯指令時將發(fā)生什么?在這種情況下，模擬器總是定位在所有模塊的最小時延精度上，并且所有時延都相應地換算為最小時延精度。例如，
`timescale 1ns/ 100ps
module AndFunc (Z, A, B);
output Z;
input A, B;
and # (5.22, 6.17 ) Al (Z, A, B);
endmodule
`timescale 10ns/ 1ns
module TB;
reg PutA, PutB;
wire GetO;
initial
begin
PutA = 0;
PutB = 0;
#5.21 PutB = 1;
#10.4 PutA = 1;
#15 PutB = 0;
end
AndFunc AF1(GetO, PutA, PutB);
endmodule
在這個例子中，每個模塊都有自身的`timescale編譯器指令。`timescale編譯器指令第一次應用于時延。因此，在第一個模塊中，5.22對應5.2 ns, 6.17對應6.2 ns; 在第二個模塊中5.21對應52 ns, 10.4對應104 ns, 15對應150 ns。如果仿真模塊TB，設(shè)計中的所有模塊最小時間精度為100 ps。因此，所有延遲(特別是模塊TB中的延遲)將換算成精度為100 ps。延遲52 ns現(xiàn)在對應520*100 ps，104對應1040*100 ps，150對應1500*100 ps。更重要的是，仿真使用100 ps為時間精度。如果仿真模塊AndFunc，由于模塊TB不是模塊AddFunc的子模塊，模塊TB中的`timescale程序指令將不再有效。
3.5.7 `unconnected_drive和`nounconnected_drive
在模塊實例化中，出現(xiàn)在這兩個編譯器指令間的任何未連接的輸入端口或者為正偏電路狀態(tài)或者為反偏電路狀態(tài)。
`unconnected_drive pull1
. . .
/*在這兩個程序指令間的所有未連接的輸入端口為正偏電路狀態(tài)(連接到高電平)*/
`nounconnected_drive
`unconnected_drive pull0
. . .
/*在這兩個程序指令間的所有未連接的輸入端口為反偏電路狀態(tài)(連接到低電平)*/
`nounconnected_drive
3.5.8 `celldefine 和 `endcelldefine
這兩個程序指令用于將模塊標記為單元模塊。它們表示包含模塊定義，如下例所示。
`celldefine
module FD1S3AX (D, CK, Z) ;
. . .
endmodule
`endcelldefine
某些PLI例程使用單元模塊。
3.6 值集合
Verilog HDL有下列四種基本的值：
1) 0：邏輯0或“假”
2) 1：邏輯1或“真”
3) x：未知
4) z：高阻
注意這四種值的解釋都內(nèi)置于語言中。如一個為z的值總是意味著高阻抗，一個為0的值通常是指邏輯0。
在門的輸入或一個表達式中的為“z”的值通常解釋成“x”。此外，x值和z值都是不分大小寫的，也就是說，值0x1z與值0X1Z相同。Verilog HDL中的常量是由以上這四類基本值組成的。
Verilog HDL中有三類常量：
1) 整型
2) 實數(shù)型
3) 字符串型
下劃線符號(_)可以隨意用在整數(shù)或?qū)崝?shù)中，它們就數(shù)量本身沒有意義。它們能用來提高易讀性;唯一的限制是下劃線符號不能用作為首字符。
3.6.1 整型數(shù)
整型數(shù)可以按如下兩種方式書寫：
1) 簡單的十進制數(shù)格式
2) 基數(shù)格式
1. 簡單的十進制格式
這種形式的整數(shù)定義為帶有一個可選的 “+”(一元)或 “-”(一元)操作符的數(shù)字序列。下面是這種簡易十進制形式整數(shù)的例子。
32 十進制數(shù)32
-15 十進制數(shù)-15
這種形式的整數(shù)值代表一個有符號的數(shù)。負數(shù)可使用兩種補碼形式表示。因此32在5位的二進制形式中為10000，在6位二進制形式中為110001;-15在5位二進制形式中為10001，在6位二進制形式中為110001。
2. 基數(shù)表示法
這種形式的整數(shù)格式為：
[size ] 'base value
size 定義以位計的常量的位長;base為o或O(表示八進制)，b或B(表示二進制)，d或D(表示十進制)，h或H(表示十六進制)之一;value是基于base的值的數(shù)字序列。值x和z以及十六進制中的a到f不區(qū)分大小寫。
下面是一些具體實例：
5'O37 5位八進制數(shù)
4'D2 4位十進制數(shù)
4'B1x_01 4位二進制數(shù)
7'Hx 7位x(擴展的x), 即xxxxxxx
4'hZ 4位z(擴展的z) , 即zzzz
4'd-4 非法：數(shù)值不能為負
8'h 2 A 在位長和字符之間,以及基數(shù)和數(shù)值之間允許出現(xiàn)空格
3'b001 非法: ` 和基數(shù)b之間不允許出現(xiàn)空格
(2+3)'b10 非法:位長不能夠為表達式
注意，x(或z)在十六進制值中代表4位x(或z)，在八進制中代表3位x(或z)，在二進制中代表1位x(或z)。
基數(shù)格式計數(shù)形式的數(shù)通常為無符號數(shù)。這種形式的整型數(shù)的長度定義是可選的。如果沒有定義一個整數(shù)型的長度，數(shù)的長度為相應值中定義的位數(shù)。下面是兩個例子：
'o721 9位八進制數(shù)
'hAF 8位十六進制數(shù)
如果定義的長度比為常量指定的長度長，通常在左邊填0補位。但是如果數(shù)最左邊一位為x或z，就相應地用x或z在左邊補位。例如：
10'b10 左邊添0占位, 0000000010
10'bx0x1 左邊添x占位,xxxxxxx0x1
如果長度定義得更小，那么最左邊的位相應地被截斷。例如：
3'b1001_0011與3'b011 相等
5'H0FFF 與5'H1F 相等
?字符在數(shù)中可以代替值z在值z被解釋為不分大小寫的情況下提高可讀性(參見第8章)。
3.6.2 實數(shù)
實數(shù)可以用下列兩種形式定義：
1) 十進制計數(shù)法;例如
2.0
5.678
11572.12
0.1
2. //非法：小數(shù)點兩側(cè)必須有1位數(shù)字
2) 科學計數(shù)法; 這種形式的實數(shù)舉例如下：
23_5.1e2 其值為23510.0; 忽略下劃線
3.6E2 360.0 (e與E相同)
5E-4 0.0005[!--empirenews.page--]
Verilog語言定義了實數(shù)如何隱式地轉(zhuǎn)換為整數(shù)。實數(shù)通過四舍五入被轉(zhuǎn)換為最相近的整數(shù)。
42.446， 42.45 轉(zhuǎn)換為整數(shù)42
92.5, 92.699 轉(zhuǎn)換為整數(shù)93
-15.62 轉(zhuǎn)換為整數(shù)-16
-26.22 轉(zhuǎn)換為整數(shù)-26
3.6.3 字符串
字符串是雙引號內(nèi)的字符序列。字符串不能分成多行書寫。例如:
"INTERNAL ERROR"
"REACHED->HERE"
用8位ASCII值表示的字符可看作是無符號整數(shù)。因此字符串是8位ASCII值的序列。為存儲字符串“INTERNAL ERROR”，變量需要8*14位。
reg [1 : 8*14] Message;
. . .
Message = "INTERNAL ERROR"
反斜線 (\ ) 用于對確定的特殊字符轉(zhuǎn)義。
\n 換行符
\t 制表符
\\ 字符\本身
\" 字符"
\206 八進制數(shù)206對應的字符
3.7 數(shù)據(jù)類型
Verilog HDL 有兩大類數(shù)據(jù)類型。
1) 線網(wǎng)類型。net type 表示Verilog結(jié)構(gòu)化元件間的物理連線。它的值由驅(qū)動元件的值決定，例如連續(xù)賦值或門的輸出。如果沒有驅(qū)動元件連接到線網(wǎng)，線網(wǎng)的缺省值為z。
2) 寄存器類型。register type表示一個抽象的數(shù)據(jù)存儲單元，它只能在always語句和initial語句中被賦值，并且它的值從一個賦值到另一個賦值被保存下來。寄存器類型的變量具有x 的缺省值。
3.7.1 線網(wǎng)類型
線網(wǎng)數(shù)據(jù)類型包含下述不同種類的線網(wǎng)子類型。
* wire
* tri
* wor
* trior
* wand
* triand
* trireg
* tri1
* tri0
* supply0
* supply1
簡單的線網(wǎng)類型說明語法為：
net_kind [msb:lsb] net1, net2, . . . , netN;
net_kind 是上述線網(wǎng)類型的一種。msb和lsb 是用于定義線網(wǎng)范圍的常量表達式;范圍定義是可選的;如果沒有定義范圍，缺省的線網(wǎng)類型為1位。下面是線網(wǎng)類型說明實例。
wire Rdy, Start; //2個1位的連線。
wand [2:0] Addr; //Addr是3位線與。
當一個線網(wǎng)有多個驅(qū)動器時，即對一個線網(wǎng)有多個賦值時，不同的線網(wǎng)產(chǎn)生不同的行為。例如，
wor Rde;
. . .
assign Rde = Blt & Wyl;
. . .
assign Rde = Kbl | Kip;
本例中，Rde有兩個驅(qū)動源，分別來自于兩個連續(xù)賦值語句。由于它是線或線網(wǎng)，Rde的有效值由使用驅(qū)動源的值(右邊表達式的值)的線或(wor)表(參見后面線或網(wǎng)的有關(guān)章節(jié))決定。
1. wire和tri線網(wǎng)
用于連接單元的連線是最常見的線網(wǎng)類型。連線與三態(tài)線(tri)網(wǎng)語法和語義一致;三態(tài)線可以用于描述多個驅(qū)動源驅(qū)動同一根線的線網(wǎng)類型;并且沒有其他特殊的意義。
wire Reset;
wire [3:2] Cla, Pla, Sla;
tri [ MSB-1 : LSB +1] Art;
如果多個驅(qū)動源驅(qū)動一個連線(或三態(tài)線網(wǎng))，線網(wǎng)的有效值由下表決定。
wire (或 tri) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x z
下面是一個具體實例：
assign Cla = Pla & Sla;
. . .
assign Cla = Pla ^ Sla;
在這個實例中，Cla有兩個驅(qū)動源。兩個驅(qū)動源的值(右側(cè)表達式的值)用于在上表中索引，以便決定Cla的有效值。由于Cla是一個向量，每位的計算是相關(guān)的。例如，如果第一個右側(cè)表達式的值為01x, 并且第二個右測表達式的值為11z，那么Cla 的有效值是x1x (第一位0和1在表中索引到x, 第二位1和1在表中索引到1，第三位x 和z在表中索引到x)。
2. wor和trior線網(wǎng)
線或指如果某個驅(qū)動源為1，那么線網(wǎng)的值也為1。線或和三態(tài)線或(trior)在語法和功能上是一致的。
wor [MSB:LSB] Art;
trior [MAX-1: MIN-1] Rdx, Sdx, Bdx;
如果多個驅(qū)動源驅(qū)動這類網(wǎng)，網(wǎng)的有效值由下表決定。
wor (或 trior) 0 1 x z
0 0 1 x 0
1 1 1 1 1
x x 1 x x
z 0 1 x z
3. wand和triand線網(wǎng)
線與(wand)網(wǎng)指如果某個驅(qū)動源為0，那么線網(wǎng)的值為0。線與和三態(tài)線與(triand)網(wǎng)在語法和功能上是一致的。
wand [-7 : 0] Dbus;
triand Reset, Clk;
如果這類線網(wǎng)存在多個驅(qū)動源，線網(wǎng)的有效值由下表決定。
wand (或 triand) 0 1 x z
0 0 0 0 0
1 0 1 x 1
x 0 x x x
z 0 1 x z
4. trireg線網(wǎng)
此線網(wǎng)存儲數(shù)值(類似于寄存器)，并且用于電容節(jié)點的建模。當三態(tài)寄存器(trireg)的所有驅(qū)動源都處于高阻態(tài)，也就是說，值為z時，三態(tài)寄存器線網(wǎng)保存作用在線網(wǎng)上的最后一個值。此外，三態(tài)寄存器線網(wǎng)的缺省初始值為x。
trireg [1:8] Dbus, Abus;
5. tri0和tri1線網(wǎng)
這類線網(wǎng)可用于線邏輯的建模，即線網(wǎng)有多于一個驅(qū)動源。tri0(tri1)線網(wǎng)的特征是，若無驅(qū)動源驅(qū)動，它的值為0(tri1的值為1)。
tri0 [-3:3] GndBus;
tri1 [0:-5] OtBus, ItBus;
下表顯示在多個驅(qū)動源情況下tri0或tri1網(wǎng)的有效值。
tri0 (tri1) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x 0(1)
6. supply0和supply1線網(wǎng)
supply0用于對“地”建模，即低電平0;supply1網(wǎng)用于對電源建模，即高電平1;例如:
supply0 Gnd, ClkGnd;
supply1 [2:0] Vcc;
3.7.2 未說明的線網(wǎng)
在Verilog HDL中，有可能不必聲明某種線網(wǎng)類型。在這樣的情況下，缺省線網(wǎng)類型為1位線網(wǎng)。
可以使用`default_nettype編譯器指令改變這一隱式線網(wǎng)說明方式。使用方法如下：
`default_nettype net_kind
例如，帶有下列編譯器指令：
`default_nettype wand
任何未被說明的網(wǎng)缺省為1位線與網(wǎng)。
3.7.3 向量和標量線網(wǎng)
在定義向量線網(wǎng)時可選用關(guān)鍵詞scalared 或vectored。如果一個線網(wǎng)定義時使用了關(guān)鍵詞vectored, 那么就不允許位選擇和部分選擇該線網(wǎng)。換句話說，必須對線網(wǎng)整體賦值(位選擇和部分選擇在下一章中講解)。例如:[!--empirenews.page--]
wire vectored [3:1] Grb;
//不允許位選擇Grb[2]和部分選擇Grb [3:2]
wor scalared [4:0] Best;
//與wor [4:0] Best相同，允許位選擇Best [2]和部分選擇Best [3:1]。
如果沒有定義關(guān)鍵詞，缺省值為標量。
3.7.4 寄存器類型
有5種不同的寄存器類型。
* reg
* integer
* time
* real
* realtime
1. reg寄存器類型
寄存器數(shù)據(jù)類型reg是最常見的數(shù)據(jù)類型。reg類型使用保留字reg加以說明，形式如下：
reg [ msb: lsb] reg1, reg2, . . . regN;
msb和lsb 定義了范圍，并且均為常數(shù)值表達式。范圍定義是可選的;如果沒有定義范圍，缺省值為1位寄存器。例如：
reg [3:0] Sat; //Sat為4 位寄存器。
reg Cnt; //1位寄存器。
reg [1:32] Kisp, Pisp, Lisp;
寄存器可以取任意長度。寄存器中的值通常被解釋為無符號數(shù), 例如：
reg [1:4] Comb;
. . .
Comb = -2; //Comb 的值為14(1110)，1110是2的補碼。
Comb = 5; //Comb的值為15(0101)。
2. 存儲器
存儲器是一個寄存器數(shù)組。存儲器使用如下方式說明：
reg [ msb: 1sb] memory1 [ upper1: lower1],
memory2 [upper2: lower2],. . . ;
例如：
reg [0:3 ] MyMem [0:63]
//MyMem為64個4位寄存器的數(shù)組。
reg Bog [1:5]
//Bog為5個1位寄存器的數(shù)組。
MyMem和Bog都是存儲器。數(shù)組的維數(shù)不能大于2。注意存儲器屬于寄存器數(shù)組類型。線網(wǎng)數(shù)據(jù)類型沒有相應的存儲器類型。
單個寄存器說明既能夠用于說明寄存器類型，也可以用于說明存儲器類型。
parameter ADDR_SIZE = 16 , WORD_SIZE = 8;
reg [1: WORD_SIZE] RamPar [ ADDR_SIZE-1 : 0], DataReg;
RamPar是存儲器，是16個8位寄存器數(shù)組，而DataReg是8位寄存器。
在賦值語句中需要注意如下區(qū)別：存儲器賦值不能在一條賦值語句中完成，但是寄存器可以。因此在存儲器被賦值時，需要定義一個索引。下例說明它們之間的不同。
reg [1:5] Dig; //Dig為5位寄存器。
. . .
Dig = 5'b11011;
上述賦值都是正確的, 但下述賦值不正確：
reg BOg[1:5]; //Bog為5個1位寄存器的存儲器。
. . .
Bog = 5'b11011;
有一種存儲器賦值的方法是分別對存儲器中的每個字賦值。例如：
reg [0:3] Xrom [1:4]
. . .
Xrom[1] = 4'hA;
Xrom[2] = 4'h8;
Xrom[3] = 4'hF;
Xrom[4] = 4'h2;
為存儲器賦值的另一種方法是使用系統(tǒng)任務(wù)：
1) $readmemb (加載二進制值)
2) $readmemb (加載十六進制值)
這些系統(tǒng)任務(wù)從指定的文本文件中讀取數(shù)據(jù)并加載到存儲器。文本文件必須包含相應的二進制或者十六進制數(shù)。例如：
reg [1:4] RomB [7:1] ;
$ readmemb ("ram.patt", RomB);
Romb是存儲器。文件“ram.patt”必須包含二進制值。文件也可以包含空白空間和注釋。下面是文件中可能內(nèi)容的實例。
1101
1110
1000
0111
0000
1001
0011
系統(tǒng)任務(wù)$readmemb促使從索引7即Romb最左邊的字索引，開始讀取值。如果只加載存儲器的一部分，值域可以在$readmemb方法中顯式定義。例如：
$readmemb ("ram.patt", RomB, 5, 3);
在這種情況下只有Romb[5],Romb[4]和Romb[3]這些字從文件頭開始被讀取。被讀取的值為1101、1100和1000。
文件可以包含顯式的地址形式。
@hex_address value
如下實例：
@5 11001
@2 11010
在這種情況下，值被讀入存儲器指定的地址。
當只定義開始值時，連續(xù)讀取直至到達存儲器右端索引邊界。例如：
$readmemb ("rom.patt", RomB, 6);
//從地址6開始，并且持續(xù)到1。
$readmemb ( "rom.patt", RomB, 6, 4);
//從地址6讀到地址4。
3. Integer寄存器類型
整數(shù)寄存器包含整數(shù)值。整數(shù)寄存器可以作為普通寄存器使用，典型應用為高層次行為建模。使用整數(shù)型說明形式如下：
integer integer1, integer2,. . . intergerN [msb:1sb] ;
msb和lsb是定義整數(shù)數(shù)組界限的常量表達式，數(shù)組界限的定義是可選的。注意容許無位界限的情況。一個整數(shù)最少容納32位。但是具體實現(xiàn)可提供更多的位。下面是整數(shù)說明的實例。
integer A, B, C; //三個整數(shù)型寄存器。
integer Hist [3:6]; //一組四個寄存器。
一個整數(shù)型寄存器可存儲有符號數(shù)，并且算術(shù)操作符提供2的補碼運算結(jié)果。
整數(shù)不能作為位向量訪問。例如，對于上面的整數(shù)B的說明，B[6]和B[20:10]是非法的。一種截取位值的方法是將整數(shù)賦值給一般的reg類型變量，然后從中選取相應的位，如下所示：
reg [31:0] Breg;
integer Bint;
. . .
//Bint[6]和Bint[20:10]是不允許的。
. . .
Breg = Bint;
/*現(xiàn)在，Breg[6]和Breg[20:10]是允許的，并且從整數(shù)Bint獲取相應的位值。*/
上例說明了如何通過簡單的賦值將整數(shù)轉(zhuǎn)換為位向量。類型轉(zhuǎn)換自動完成，不必使用特定的函數(shù)。從位向量到整數(shù)的轉(zhuǎn)換也可以通過賦值完成。例如:
integer J;
reg [3:0] Bcq;
J = 6; //J的值為32'b0000...00110。
Bcq = J; // Bcq的值為4'b0110。
Bcq = 4'b0101.
J = Bcq; //J的值為32'b0000...00101。
J = -6; //J 的值為 32'b1111...11010。
Bcq = J; //Bcq的值為4'b1010。
注意賦值總是從最右端的位向最左邊的位進行;任何多余的位被截斷。如果你能夠回憶起整數(shù)是作為2的補碼位向量表示的，就很容易理解類型轉(zhuǎn)換。
4. time類型
time類型的寄存器用于存儲和處理時間。time類型的寄存器使用下述方式加以說明。[!--empirenews.page--]
time time_id1, time_id2, . . . ,time_idN [ msb:1sb];
msb和lsb是表明范圍界限的常量表達式。如果未定義界限，每個標識符存儲一個至少64位的時間值。時間類型的寄存器只存儲無符號數(shù)。例如:
time Events [0:31]; //時間值數(shù)組。
time CurrTime; //CurrTime 存儲一個時間值。
5. real和realtime類型
實數(shù)寄存器(或?qū)崝?shù)時間寄存器)使用如下方式說明：
//實數(shù)說明：
real real_reg1, real_reg2, . . ., real_regN;
//實數(shù)時間說明：
realtime realtime_reg1, realtime_reg2, . . . ,realtime_regN;
realtime與real類型完全相同。例如:
real Swing, Top;
realtime CurrTime;
real說明的變量的缺省值為0。不允許對real聲明值域、位界限或字節(jié)界限。
當將值x和z賦予real類型寄存器時，這些值作0處理。
real RamCnt;
. . .
RamCnt = 'b01x1Z;
RamCnt在賦值后的值為'b01010。
3.8 參數(shù)
參數(shù)是一個常量。參數(shù)經(jīng)常用于定義時延和變量的寬度。使用參數(shù)說明的參數(shù)只被賦值一次。參數(shù)說明形式如下：
parameter param1 = const_expr1, param2 = const_expr2, . . . ,
paramN = const_exprN;
下面為具體實例：
parameter LINELENGTH = 132, ALL_X_S = 16'bx;
parameter BIT = 1, BYTE = 8, PI = 3.14;
parameter STROBE_DELAY = ( BYTE + BIT) / 2;
parameter TQ_FILE = " /home/bhasker/TEST/add.tq";
參數(shù)值也可以在編譯時被改變。改變參數(shù)值可以使用參數(shù)定義語句或通過在模塊初始化語句中定義參數(shù)值(這兩種機制將在第9章中詳細講解)。
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