用CPLD和Flash實(shí)現(xiàn)FPGA配置

　　摘　要： FPGA可以通過(guò)串行接口進(jìn)行配置。本文對(duì)傳統(tǒng)的配置方法進(jìn)行了研究，并從更新配置文件的方法入手，提出了利用處理機(jī)通過(guò)網(wǎng)絡(luò)更新的方法，給出了一個(gè)用CPLD和Flash對(duì)FPGA進(jìn)行配置的應(yīng)用實(shí)例。
　　關(guān)鍵詞： 現(xiàn)場(chǎng)可編程門(mén)陣列 復(fù)雜可編程邏輯器件 電子設(shè)計(jì)自動(dòng)化 VHDL語(yǔ)言

　　電子設(shè)計(jì)自動(dòng)化EDA(Electronic Design Automation)是指以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件為開(kāi)發(fā)環(huán)境，以硬件描述語(yǔ)言為設(shè)計(jì)語(yǔ)言，以可編程邏輯器件PLD為實(shí)驗(yàn)載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。該過(guò)程目前已廣泛應(yīng)用于電子電路與系統(tǒng)的設(shè)計(jì)和產(chǎn)品的開(kāi)發(fā)中，逐漸取代了傳統(tǒng)的手工硬件電路設(shè)計(jì)方式。設(shè)計(jì)的系統(tǒng)具有體積小、重量輕、功耗小、速度快、價(jià)格低、可靠性高、設(shè)計(jì)周期短等優(yōu)點(diǎn)。一個(gè)功能完備的EDA設(shè)計(jì)軟件加上一片普通功能的可編程邏輯芯片就可以構(gòu)成以前需幾百個(gè)集成電路才能構(gòu)成的電子系統(tǒng)［1］。
　　目前常用的可編程邏輯器件有CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)和FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門(mén)陣列)。常用的EDA軟件包括VHDL、Verilog HDL、ABEL等硬件描述語(yǔ)言。其中，VHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，受到眾多EDA工具廠家的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。
　　Xilinx公司和Altera公司的FPGA可編程部分的物理實(shí)現(xiàn)方式為RAM。它最大的優(yōu)點(diǎn)是可以多次重復(fù)編程，缺點(diǎn)是易失性。因此每次上電后，處理機(jī)都需要將用戶設(shè)計(jì)的FPGA配置文件從外部存儲(chǔ)器中下載到FPGA中。從外部存儲(chǔ)器將FPGA配置文件下載更新的方式有以下三種：
　　(1)JTAG口下載方式
　　將配置文件放到一臺(tái)主機(jī)中，主機(jī)通過(guò)專用線與單板上的JTAG口硬件相連接。在這種方式下每次下載都需要硬件操作，因此只適用于開(kāi)發(fā)、調(diào)試階段，設(shè)備在現(xiàn)場(chǎng)工作時(shí)就不能再使用這種方式。
　　(2)片外串行PROM下載方式
　　在每片F(xiàn)PGA周?chē)胖靡黄驇灼?由FPGA容量決定)串行PROM，在系統(tǒng)上電時(shí)，自動(dòng)將FPGA配置文件從PROM下載到FPGA中。此方式也是Xilinx、Altera等公司重點(diǎn)介紹的方式,適用于比較穩(wěn)定的系統(tǒng)。但隨著FPGA芯片密度的增加，串行PROM已不能適應(yīng)大容量、高密度的FPGA的配置。而大容量的并行PROM所要求的尋址方式又不能直接與FPGA接口。當(dāng)系統(tǒng)中的FPGA配置文件需要升級(jí)更新時(shí)，必須將機(jī)箱打開(kāi)，通過(guò)JTAG口首先將PROM中的配置文件更新，然后再重新啟動(dòng)系統(tǒng)，將更新后的配置文件從PROM下載到FPGA中，這樣才能完成一次FPGA配置文件的更新。
　　以上兩種方案都存在必須進(jìn)行硬件操作(將機(jī)箱打開(kāi)，使用主機(jī)通過(guò)JTAG口)的缺點(diǎn)，在主機(jī)上必須安裝專業(yè)軟件才能完成FPGA配置文件的更新。
　　(3)處理機(jī)控制Flash下載方式
　　本文根據(jù)Xilinx、Altera公司手冊(cè)及以前的工作經(jīng)驗(yàn)，提出和完成了一種新的FPGA配置文件下載更新的方式。這種方式適用于支持網(wǎng)絡(luò)通信的系統(tǒng)中。在每次系統(tǒng)啟動(dòng)時(shí)，由處理機(jī)從Flash中讀出FPGA配置文件，再下載到FPGA中。即當(dāng)需要升級(jí)更新FPGA配置文件時(shí)，通過(guò)網(wǎng)絡(luò)將配置文件發(fā)送給處理機(jī)，由處理機(jī)更新系統(tǒng)中的Flash。當(dāng)Flash內(nèi)容更新后，再由處理機(jī)控制將配置文件自動(dòng)下載到FPGA中。這樣在不需要任何硬件動(dòng)作和專業(yè)軟件的情況下，只需要進(jìn)行常規(guī)軟件操作就可以更新FPGA的配置文件。但由于Flash是并行數(shù)據(jù)線，需要通過(guò)一片CPLD將從Flash中讀來(lái)的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)輸出到FPGA。
1 FPGA下載配置模式
　　FPGA配置文件的下載模式有五種：主串模式(master serial)、從串模式(slave serial)、主并模式(master selectMAP)、從并模式(slave selectMAP)及JTAG模式。其中，JTAG模式在開(kāi)發(fā)調(diào)試階段使用。為了便于開(kāi)發(fā)設(shè)計(jì)階段的調(diào)試，本核心路由器設(shè)計(jì)將JTAG口直接做在信號(hào)處理板上。
　　主、從模式的最大區(qū)別在于：主模式的下載同步時(shí)鐘(CCLK)由FPGA提供；從模式的下載同步時(shí)鐘(CCLK)由外部時(shí)鐘源或者外部控制信號(hào)提供。主模式對(duì)下載時(shí)序的要求比從模式嚴(yán)格得多。因此從處理機(jī)易于控制下載過(guò)程的角度考慮，選擇使用從串模式或從并模式較為合適。本設(shè)計(jì)采用從串模式進(jìn)行FPGA配置。從串模式引腳說(shuō)明如表1所示。
　　從串配置時(shí)序圖如圖1所示。TPROGRAM是配置邏輯的復(fù)位時(shí)間，對(duì)Xilinx VIRTEXE和VIRTEX2系列，最小應(yīng)大于300ns。TPL為復(fù)位延遲時(shí)間，表明配置邏輯復(fù)位的延續(xù)。對(duì)VIRTEXE系列來(lái)說(shuō)，當(dāng)復(fù)位信號(hào)PROG變?yōu)楦唠娖綍r(shí)，INIT立即變?yōu)楦唠娖剑渲眠壿嬀涂梢越邮张渲脭?shù)據(jù)流；而對(duì)于VIRTEX2系列，TPL最小有500ns的延遲。TICCK為配置時(shí)鐘CCLK的輸出延遲。

　　當(dāng)PROG有效(對(duì)配置邏輯進(jìn)行復(fù)位)時(shí)，F(xiàn)PGA將置低INIT和DONE；PROG變?yōu)楦唠娖綍r(shí)，INIT將延遲一段時(shí)間用于表明復(fù)位狀態(tài)的延續(xù)，繼續(xù)置低INIT可以延遲配置的進(jìn)行。當(dāng)FPGA正在接收配置數(shù)據(jù)時(shí)，INIT變低，表明CRC校驗(yàn)錯(cuò)。當(dāng)配置完所有的數(shù)據(jù)時(shí)，若配置正確，DONE將會(huì)變高。此后FPGA開(kāi)始啟動(dòng)序列，繼續(xù)置低DONE可以延遲啟動(dòng)的進(jìn)行^[2]。
2 具體設(shè)計(jì)
　　國(guó)家數(shù)字交換系統(tǒng)工程技術(shù)研究中心承擔(dān)的國(guó)家863項(xiàng)目高性能IPv6核心路由器采用一片Intel E28F128J3A150 16位Flash作為BootFlash對(duì)PowerPC860(MPC860)處理機(jī)進(jìn)行加電配置下載更新的方案，其多余的存儲(chǔ)空間完全可以存放下FPGA所需的配置文件。加電復(fù)位、系統(tǒng)啟動(dòng)后，由處理機(jī)與一片 Xilinx XC95288XL CPLD配合，控制FPGA配置文件從Flash下載到FPGA中，完成對(duì)FPGA的配置。860處理機(jī)支持網(wǎng)絡(luò)功能，當(dāng)配置文件需要更新時(shí)，可通過(guò)網(wǎng)絡(luò)將新的配置文件發(fā)送到處理機(jī)，然后再由處理機(jī)更新系統(tǒng)中的Flash。采用XC95288 CPLD配置FPGA的具體電路設(shè)計(jì)結(jié)構(gòu)如圖2所示。

　　圖2中，CPLD主要功能是把從Flash中讀出的數(shù)據(jù)轉(zhuǎn)換成串行輸出，然后再將地址遞增。CCLK信號(hào)由CPU時(shí)鐘產(chǎn)生。PROG信號(hào)則由CPU輸出的地址數(shù)據(jù)經(jīng)譯碼模塊產(chǎn)生。XC95288C PLD邏輯結(jié)構(gòu)如圖3所示。

　　下面分別介紹各功能模塊的具體實(shí)現(xiàn)：
　　(1)數(shù)據(jù)轉(zhuǎn)換成串行輸出功能模塊：使用了一個(gè)右移寄存器。從16位Flash來(lái)的并行數(shù)據(jù)DIN[0:15]加載到移位寄存器后，依次從DOUT串行輸出到FPGA中。
　　(2)地址遞增功能模塊：此功能由兩個(gè)計(jì)數(shù)器完成。由于Flash是16位并行數(shù)據(jù)端口，因此第一個(gè)計(jì)數(shù)器功能是逢16進(jìn)1，第二個(gè)計(jì)數(shù)器功能是 Flash地址遞增。當(dāng)移位寄存器的16位數(shù)據(jù)都輸出到FPGA中后，第一個(gè)計(jì)數(shù)器輸出端口CNT[0:3]都為“1”，經(jīng)過(guò)“與門(mén)”邏輯使得第二個(gè)計(jì)數(shù)器加1。Intel E28F128J3A150 Flash為16MB，共需要25根地址線。由于Flash是16位的，因此ADD[31]不連接。所以第二個(gè)計(jì)數(shù)器和地址線ADD[7:30]相連，以完成Flash地址的遞增。
　　(3)CCLK信號(hào)產(chǎn)生模塊：CPU來(lái)的時(shí)鐘信號(hào)將數(shù)據(jù)信號(hào)DOUT輸出，經(jīng)一個(gè)“非門(mén)”邏輯延遲半個(gè)周期后產(chǎn)生CCLK，CCLK再將DOUT上的數(shù)據(jù)送到FPGA中。這樣將讀寫(xiě)DOUT數(shù)據(jù)的時(shí)刻叉開(kāi)，避免了沖突。
　　(4)PROG信號(hào)產(chǎn)生模塊：當(dāng)需要下載FPGA程序時(shí)，由CPU產(chǎn)生一個(gè)地址信號(hào)ADD[0:30]，經(jīng)譯碼器譯碼產(chǎn)生PROG控制信號(hào)。此地址由用戶自行設(shè)定。
　　以上模塊均采用VHDL語(yǔ)言描述。數(shù)據(jù)轉(zhuǎn)換成串行輸出功能模塊是核心部分，它可實(shí)現(xiàn)并行數(shù)據(jù)串行輸出。
　　本文介紹了通過(guò)處理機(jī)用CPLD和Flash實(shí)現(xiàn)FPGA配置文件下載更新的方法。與傳統(tǒng)的JTAG或PROM串行下載配置方法相比，此方法具有更新配置文件靈活方便、易于操作、適用于大容量FPGA下載的特點(diǎn)。采用此方法可以不用打開(kāi)機(jī)箱即可隨時(shí)更新FPGA配置程序，特別適用于需要不斷更新的系統(tǒng)設(shè)計(jì)中，具有較為廣闊的應(yīng)用前景。
參考文獻(xiàn)
1 李冬梅. PLD器件與EDA技術(shù)．北京廣播學(xué)院出版社, 2000
2 Field Programmable Gate Array.Xilinx DS003-1(v2.5), April 2 2001