一種8位嵌入式RISC MCU IP核數(shù)據(jù)通道模型設計
本文在設計該款MCU IP核的數(shù)據(jù)通道部分過程中，提出了一種特定的數(shù)據(jù)通道模型；最后，通過對整個MCU IP核仿真綜合，對該數(shù)據(jù)通道模型進行了驗證。
1 數(shù)據(jù)通道模型及數(shù)據(jù)總線Verilog HDL模型
1.1數(shù)據(jù)通道模型結(jié)構(gòu)圖
本文設計的MCU數(shù)據(jù)通道模型包含各數(shù)據(jù)通道單元及單條雙向數(shù)據(jù)總線。其中數(shù)據(jù)通道單元主要由特殊功能寄存器、通用寄存器及運算單元ALU等電路組成，每個通道單元還可再分為多個子通道單元。數(shù)據(jù)通道頂層模型如圖1所示，數(shù)據(jù)主要在數(shù)據(jù)總線及各數(shù)據(jù)通道單元中流動，由一條雙向數(shù)據(jù)總線完成每個數(shù)據(jù)組元的讀寫操作，充當每個組元源總線及目的總線雙重功能，并由特定電路完成總線數(shù)據(jù)的讀寫操作。該數(shù)據(jù)通道模型的最大特點為：通過n個子通道選擇信號，各數(shù)據(jù)通道單元內(nèi)部可再分為n個子數(shù)據(jù)通道，由1/n譯碼器實現(xiàn)每一個時刻只有一條子通道選通。上層的數(shù)據(jù)通道控制信號仍然有效，作為子層數(shù)據(jù)通道的公共開關[2]。依次類推，該數(shù)據(jù)通道模型可以是多層的。數(shù)據(jù)通道層次模型如圖2所示。
數(shù)據(jù)通道模型內(nèi)數(shù)據(jù)的流動在時間軸上是時刻向前的，而數(shù)據(jù)流動的軌跡則呈現(xiàn)為相互環(huán)繞的螺旋形。
1.2 內(nèi)部數(shù)據(jù)總線的Verilog HDL模型
數(shù)據(jù)通道模型中內(nèi)部數(shù)據(jù)總線分別由三態(tài)門和多路選擇器實現(xiàn)讀寫操作，使用特定的硬件描述語言Verilog HDL代碼模型進行描述。對于掛接n個數(shù)據(jù)通道單元的m位數(shù)據(jù)通道內(nèi)部數(shù)據(jù)總線，讀、寫兩種操作的Verilog HDL代碼模型分別表示如下[3]：
(1)數(shù)據(jù)總線讀操作代碼模型
wire [m-1:0] anout;
assign anout=controln?dbus:{m’{1’bz}};
……
其中，anout[m-1:0]是n個數(shù)據(jù)通道單元n的輸出數(shù)據(jù)，controln是第n個數(shù)據(jù)通道單元的寫操作控制信號，dbus[m-1]是m位數(shù)據(jù)總線數(shù)據(jù)。
(2) 數(shù)據(jù)總線的寫操作代碼模型
wire [m-1:0] dbus;
assign dbus=sel1？a1out:
sel2？a2out:
......
seln？anout;
其中，dbus[m-1]是m位數(shù)據(jù)總線數(shù)據(jù)；a1out，a2out......anout是數(shù)據(jù)通道單元輸出數(shù)據(jù)；sel1,sel2......seln是數(shù)據(jù)單元選通條件。
2 設計實現(xiàn)
本文以數(shù)據(jù)通道單元ALU為例介紹數(shù)據(jù)通道模型的層次結(jié)構(gòu)。ALU是MCU IP核的運算單元，是數(shù)據(jù)的加工處理部件，是數(shù)據(jù)通道中最特殊的數(shù)據(jù)通道單元。它實現(xiàn)加、減、與、或、異或、非、左移、右移、半字節(jié)交換等九種運算，其中前五種是雙操作數(shù)操作，其余四種是單操作數(shù)操作。對于雙操作數(shù)操作，ALU數(shù)據(jù)通道單元一邊采用兩條兩個源操作數(shù)數(shù)據(jù)通道，另一邊采用一條目標操作數(shù)數(shù)據(jù)通道；而單操作數(shù)操作僅需開啟一條源操作數(shù)數(shù)據(jù)通道。
本文的ALU采用低功耗設計。通過控制部分譯碼得出ALU主要實現(xiàn)四種運算：算術(shù)運算、邏輯運算、移位運算以及半字節(jié)交換運算。本文通過加、減操作復用一個8位超前進位加法器，將ALU模塊分為8個運算單元，構(gòu)成8個子數(shù)據(jù)通道。通過對ALU子數(shù)據(jù)通道選通信號aluop[2：0]進行譯碼對8條子通道進行選通，如表1所示。在系統(tǒng)復位或者不工作時，各運算單元處于休眠狀態(tài)；在每條指令的執(zhí)行周期，ALU中8個子數(shù)據(jù)通道始終只有一條子數(shù)據(jù)通道處于選通工作狀態(tài)。不同類的指令對應不同的數(shù)據(jù)通道，把對ALU運算的控制轉(zhuǎn)化為對ALU內(nèi)子數(shù)據(jù)通道的選擇，降低了ALU整體功耗[4]。
一般來說，數(shù)據(jù)通道的選通由選通信號控制，而數(shù)據(jù)通道的開啟必須由整個MCU IP核控制部分產(chǎn)生的四相不重疊時鐘節(jié)拍控制，分別為clk1、clk2、clk3、clk4。時鐘節(jié)拍不參與數(shù)據(jù)通道的選擇，所起作用只是數(shù)據(jù)通道的開啟。數(shù)據(jù)通道內(nèi)數(shù)據(jù)的流動是有方向的，本文中數(shù)據(jù)流動的方向性體現(xiàn)為不同時鐘節(jié)拍控制的不同數(shù)據(jù)通道的開啟。以單操作數(shù)指令半字節(jié)交換指令(SWAP)為例說明，半字節(jié)交換指令只需開啟一條源操作數(shù)通道。如圖3所示，控制部分在clk1時取出指令，產(chǎn)生控制信號，進入數(shù)據(jù)通道操作；在clk2時，在存儲單元中選擇源操作數(shù)寫入數(shù)據(jù)總線，開啟ALU運算單元的源操作數(shù)alu_xbus_a[7:0]數(shù)據(jù)通道，此時內(nèi)部雙向數(shù)據(jù)總線充當ALU源總線；在clk3時，根據(jù)ALU模塊子通道選通信號aluop[3:0]選擇ALU功能模塊SWAP，開啟源操作數(shù)進入ALU進行半字節(jié)交換運算的數(shù)據(jù)通道；在clk4時，將ALU運算單元的運算結(jié)果aluout[7:0]通過數(shù)據(jù)總線寫入到各目的數(shù)據(jù)通道單元中，即開啟目的操作數(shù)數(shù)據(jù)通道，此時內(nèi)部雙向數(shù)據(jù)總線充當ALU目的總線。
需要說明的是，圖3中數(shù)據(jù)databus[7:0]來自數(shù)據(jù)總線，由數(shù)據(jù)通道單元特殊功能寄存器和通用寄存器提供數(shù)據(jù)。其中特殊功能寄存器包括F0間址寄存器、F1實時時鐘/計數(shù)寄存器RTCC、F2程序計數(shù)器PC，F(xiàn)3狀態(tài)計數(shù)器STATUS、F4寄存器選擇寄存器FSR以及F5、F6、F7 I/O寄存器。可以向下再分為8條子數(shù)據(jù)通道，子通道選通信號為fsel[2:0],而上層數(shù)據(jù)通道開關控制信號為rf_spr_re、rf_spr_we，即特殊功能寄存器讀寫控制信號。其具體實現(xiàn)與ALU數(shù)據(jù)通道單元類似，這里不再贅述。
在該款MCU IP核數(shù)據(jù)通道模型中，數(shù)據(jù)總線全部采用本文所述的Verilog HDL代碼模型描述?；谥行膰HSMIC 0.35μm工藝庫(工作電壓為3伏)，使用Synopsys公司VCS和 DC對該款MCU IP核進行了仿真綜合，并進行了功耗分析。綜合分析結(jié)果得出，該數(shù)據(jù)通道電路結(jié)構(gòu)規(guī)整，設計得到了簡化，總體功耗約為49.5980mW，實現(xiàn)了低功耗設計。
本文使用固定電路結(jié)構(gòu)描述內(nèi)部數(shù)據(jù)總線，通過特定層次化數(shù)據(jù)通道模型的設計，體現(xiàn)了自頂向下(Top-Down)的設計方法，降低了整個MCU IP 核設計的復雜度，縮短了設計周期。該設計適用于大規(guī)模系統(tǒng)芯片開發(fā)設計。
參考文獻
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3 夏宇聞.復雜數(shù)字電路與系統(tǒng)的Verilog HDL設計技術(shù).北京:北京航空航天大學出版社，2003:13
4 羅 文，楊 波.寄存器傳輸級低功耗設計方法.小型微型機算機系統(tǒng)，2004;(7):1207～1211
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