您編寫的代碼是不是雖然在仿真器中表現(xiàn)正常，但是在現(xiàn)場卻斷斷續(xù)續(xù)出錯?要不然就是有可能在您使用更高版本的工具鏈進(jìn)行編譯時，它開始出錯。您檢查自己的測試平臺，并確認(rèn)測試已經(jīng)做到 100% 的完全覆蓋，而且所有測試均未出現(xiàn)任何差錯，但是問題仍然頑疾難除。
雖然設(shè)計(jì)人員極其重視編碼和仿真，但是他們對芯片在 FGPA 中的內(nèi)部操作卻知之甚少，這是情有可原的。因此，不正確的邏輯綜合和時序問題(而非邏輯錯誤)成為大多數(shù)邏輯故障的根源。
但是，只要設(shè)計(jì)人員措施得當(dāng)，就能輕松編寫出能夠創(chuàng)建可預(yù)測、可靠邏輯的 FPGA 代碼。
在 FPGA 設(shè)計(jì)過程中，需要在編譯階段進(jìn)行邏輯綜合與相關(guān)時序收斂。而包括 I/O 單元結(jié)構(gòu)、異步邏輯和時序約束等眾多方面，都會對編譯進(jìn)程產(chǎn)生巨大影響，致使其每一輪都會在工具鏈中產(chǎn)生不同的結(jié)果。為了更好、更快地完成時序收斂，我們來進(jìn)一步探討如何消除這些差異。
I/O 單元結(jié)構(gòu)
所有 FPGA 都具有可實(shí)現(xiàn)高度定制的 I/O 引腳。定制會影響到時序、驅(qū)動強(qiáng)度、終端以及許多其它方面。如果您未明確定義 I/O 單元結(jié)構(gòu)，則您的工具鏈往往會采用您預(yù)期或者不希望采用的默認(rèn)結(jié)構(gòu)。如下 VHDL 代碼的目的是采用“sda: inout std_logic;”聲明創(chuàng)建一個稱為 sda 的雙向 I/O 緩沖器。
圖1 – FPGA 編輯器視圖顯示了部分雙向I/O散布在I/O緩沖器之外。
當(dāng)綜合工具發(fā)現(xiàn)這組代碼時，其中缺乏如何實(shí)施雙向緩沖器的明確指示。因此，工具會做出最合理的猜測。
實(shí)現(xiàn)上述任務(wù)的一種方法是，在 FPGA 的 I/O 環(huán)上采用雙向緩沖器(事實(shí)上，這是一種理想的實(shí)施方式)。另一種選擇是采用三態(tài)輸出緩沖器和輸入緩沖器，二者都在查詢表 (LUT) 邏輯中實(shí)施。最后一種可行方法是，在 I/O 環(huán)上采用三態(tài)輸出緩沖器，同時在 LUT 中采用輸入緩沖器，這是大多數(shù)綜合器選用的方法。這三種方法都可以生成有效邏輯，但是后兩種實(shí)施方式會在I/O 引腳與 LUT 之間傳輸信號時產(chǎn)生更長的路由延遲。此外，它們還需要附加的時序約束，以確保時序收斂。FPGA 編輯器清晰表明：在圖 1 中，我們的雙向 I/O 有一部分散布在 I/O 緩沖器之外。
教訓(xùn)是切記不要讓綜合工具猜測如何實(shí)施代碼的關(guān)鍵部分。即使綜合后的邏輯碰巧達(dá)到您的預(yù)期，在綜合工具進(jìn)入新版本時情況也有可能發(fā)生改變。應(yīng)當(dāng)明確定義您的 I/O 邏輯和所有關(guān)鍵邏輯。以下 VHDL 代碼顯示了如何采用 Xilinx® IOBUF 原語對 I/O 緩沖器進(jìn)行隱含定義。另外需要注意的是，采用相似方式明確定義緩沖器的所有電氣特性。
在圖 2 中，F(xiàn)PGA 編輯器明確顯示，我們已完全在 I/O 緩沖器內(nèi)部實(shí)施了雙向 I/O。[!--empirenews.page--]
異步邏輯的劣勢
異步代碼會產(chǎn)生難以約束、仿真及調(diào)試的邏輯。異步邏輯往往產(chǎn)生間歇性錯誤，而且這些錯誤幾乎無法重現(xiàn)。另外，無法生成用于檢測異步邏輯所導(dǎo)致的錯誤的測試平臺。
雖然異步邏輯看起來可能容易檢測，但是，事實(shí)上它經(jīng)常不經(jīng)檢測;因此，設(shè)計(jì)人員必須小心異步邏輯在設(shè)計(jì)中隱藏的許多方面。所有鐘控邏輯都需要一個最短建立與保持時間，而且這一點(diǎn)同樣適用于觸發(fā)器的復(fù)位輸入。以下代碼采用異步復(fù)位。在此無法為了滿足觸發(fā)器的建立與保持時間需求而應(yīng)用時序約束。
下列代碼采用同步復(fù)位。但是，大多數(shù)系統(tǒng)的復(fù)位信號都可能是按鍵開關(guān)，或是與系統(tǒng)時鐘無關(guān)的其它信號源。盡管復(fù)位信號大部分情況是靜態(tài)的，而且長期處于斷言或解除斷言狀態(tài)，不過其水平仍然會有所變化。相當(dāng)于系統(tǒng)時鐘上升沿，復(fù)位解除斷言可以違反觸發(fā)器的建立時間要求，而對此無法約束。
只要我們明白無法直接將異步信號饋送到我們的同步邏輯中，就很容易解決這個問題。以下代碼創(chuàng)建一個稱為 sys_reset 的新復(fù)位信號，其已經(jīng)與我們的系統(tǒng)時鐘 sys_clk 同步化。在異步邏輯采樣時會產(chǎn)生亞穩(wěn)定性問題。我們可以采用與階梯的前幾級進(jìn)行了’與’運(yùn)算的梯形采樣降低此問題的發(fā)生幾率。
至此，假定您已經(jīng)慎重實(shí)現(xiàn)了所有邏輯的同步化。不過，如果您不小心，則您的邏輯很容易與系統(tǒng)時鐘脫節(jié)。切勿讓您的工具鏈?zhǔn)褂孟到y(tǒng)時鐘所用的本地布線資源。那樣做的話您就無法約束自己的邏輯。切記要明確定義所有的重要邏輯。
以下 VHDL 代碼采用賽靈思 BUFG 原語強(qiáng)制 sys_clk 進(jìn)入驅(qū)動低延遲網(wǎng)絡(luò) (low-skew net) 的專用高扇出緩沖器。[!--empirenews.page--]
某些設(shè)計(jì)采用單個主時鐘的分割版本來處理反序列化數(shù)據(jù)。以下 VHDL 代碼(nibble_proc進(jìn)程)舉例說明了按系統(tǒng)時鐘頻率的四分之一采集的數(shù)據(jù)。
看起來好像一切都已經(jīng)同步化，但是 nibble_proc 采用乘積項(xiàng) divide_by_4 對來自時鐘域sys_clk_bufg 的 nibble_wide_data 進(jìn)行采樣。由于路由延遲，divde_by_4 與 sys_clk_bufg 之間并無明確的相位關(guān)系。將 divide_by_4 轉(zhuǎn)移到 BUFG 也于事無補(bǔ)，因?yàn)榇诉M(jìn)程會產(chǎn)生路由延遲。解決方法是將 nibble_proc 保持在 sys_clk_bufg 域，并且采用 divide_by_4 作為限定符，如下所示。
時序約束的重要性
如果您希望自己的邏輯正確運(yùn)行，則必須采用正確的時序約束。如果您已經(jīng)慎重確保代碼全部同步且注冊了全部 I/O，則這些步驟可以顯著簡化時序收斂。在采用上述代碼并且假定系統(tǒng)時鐘為100MHz 時，則只需四行代碼就可以輕松完成時序約束文件，如下所示：
請注意：賽靈思 FPGA 中 I/O 注冊邏輯的建立與保持時間具有很高的固定性，在一個封裝中切勿有太大更改。但是，我們?nèi)匀徊捎盟鼈?，主要用作可確保設(shè)計(jì)符合其系統(tǒng)參數(shù)的驗(yàn)證步驟。
三步簡單操作
僅需遵循以下三步簡單操作，設(shè)計(jì)人員即可輕松實(shí)施可靠的代碼。
• 切勿讓綜合工具猜測您的預(yù)期。采用賽靈思原語對所有 I/O 引腳和關(guān)鍵邏輯進(jìn)行明確定義。確保定義 I/O 引腳的電氣特性;
• 確保邏輯 100% 同步，并且讓所有邏輯參考主時鐘域;
• 應(yīng)用時序約束確保時序收斂。
只要遵循上述三個步驟，您就能夠消除綜合與時序?qū)е碌牟町悺叱@兩個主要障礙會讓您獲得具有 100% 可靠性的代碼。
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