基于FPGA的DES、3DES硬件加密技術(shù)
傳統(tǒng)的加密工作是通過在主機(jī)上運(yùn)行加密軟件實(shí)現(xiàn)的。這種方法除占用主機(jī)資源外,運(yùn)算速度較慢,安全性也較差。而硬件加密是通過專用加密芯片、FPGA芯片或獨(dú)立的處理芯片等實(shí)現(xiàn)密碼運(yùn)算。相對于軟件加密,硬件加密具有加密速度快、占用計(jì)算機(jī)資源少、安全性高等優(yōu)點(diǎn)。
設(shè)計(jì)思路
本設(shè)計(jì)首先用硬件描述語言(VHDL)進(jìn)行DES(數(shù)據(jù)加密標(biāo)準(zhǔn))、3DES(三重DES)算法編碼和系統(tǒng)設(shè)計(jì),然后采用FPGA來具體實(shí)現(xiàn)。采用FPGA設(shè)計(jì)靈活,可對芯片內(nèi)部單元進(jìn)行配置,可以縮短設(shè)計(jì)周期和開發(fā)時間,同時經(jīng)過優(yōu)化可以達(dá)到較高的性能。另外有多種EDA開發(fā)軟件支持FPGA的設(shè)計(jì),在本設(shè)計(jì)中采用了EDA綜合工具Synplify和Altera公司的Quartus II 7.2開發(fā)軟件。
系統(tǒng)的硬件結(jié)構(gòu)
整個系統(tǒng)由FPGA、DSP、時鐘電路、電源電路等部分組成,如圖1所示。FPGA是系統(tǒng)的核心器件。DSP作為控制單元,控制數(shù)據(jù)的傳輸。系統(tǒng)的工作過程是這樣的:在DSP的控制下,主機(jī)中待加密的明文數(shù)據(jù)通過PCI總線傳送到FPGA的RAM區(qū),然后啟動控制模塊的狀態(tài)機(jī),把明文送入DES模塊或3DES模塊進(jìn)行相應(yīng)的加密運(yùn)算。運(yùn)算的結(jié)果(密文)再返回到主機(jī)中。FPGA自帶的JTAG接口用來連接下載電纜到主機(jī)的并口,便于用邏輯分析議對系統(tǒng)調(diào)試。EPCS4是FPGA的配置芯片,用來存儲程序。由于系統(tǒng)掉電后FPGA內(nèi)的程序?qū)G失,所以每次上電后FPGA首先從EPCS4里讀取相應(yīng)的配置信息。
圖1 系統(tǒng)結(jié)構(gòu)框圖
考慮到本設(shè)計(jì)中FPGA的RAM容量不能太小,以便存儲較多的數(shù)據(jù);另外用戶I/O引腳數(shù)量應(yīng)有一定的富裕。最終選擇了Altera公司Cyclone III系列的EP3C25F256C8。其I/O引腳數(shù)是156個,RAM總量為608Kb。
3DES模塊的設(shè)計(jì)
采用VHDL編程實(shí)現(xiàn)DES算法后,通過Synplify生成一個基本的模塊——DES核(如圖2所示)。
圖2 DES核
DES核的引腳功能如下。
clk:時鐘輸入端,本設(shè)計(jì)時鐘源為50MHz晶振;
reset:復(fù)位端,低電平有效;
encrypt:加密、解密選擇端,高電平進(jìn)行加密操作,低電平進(jìn)行解密操作;
din[63..0]:數(shù)據(jù)輸入端;
din_valid:數(shù)據(jù)輸入有效端;
key_in[55..0]:密鑰輸入端;
dout[63..0]:數(shù)據(jù)輸出端:
dout_valid:數(shù)據(jù)輸出有效端;
busy:忙信號標(biāo)志端,當(dāng)busy為高時說明正在進(jìn)行算法轉(zhuǎn)換,為低時可以輸入數(shù)據(jù)。
用DES核構(gòu)成的3DES模塊,將其移植到Quartus II 7.2里,通過編程實(shí)現(xiàn)對此模塊的控制,設(shè)計(jì)中用到了狀態(tài)機(jī)。狀態(tài)機(jī)是組合邏輯和寄存器邏輯的特殊組合,尤其適合于數(shù)字系統(tǒng)的控制設(shè)計(jì),系統(tǒng)的狀態(tài)在一定的條件下相互轉(zhuǎn)移。狀態(tài)機(jī)的轉(zhuǎn)移圖如圖3所示,下面以加密過程為例,說明具體的實(shí)現(xiàn)過程。
圖3 控制模塊的狀態(tài)機(jī)
系統(tǒng)復(fù)位后FPGA進(jìn)入空閑狀態(tài)(3DES_IDLE),當(dāng)算法選擇信號chooes=’1’時選擇3DES算法;開始信號start=’1’時,狀態(tài)機(jī)進(jìn)入寫密鑰狀態(tài)(3DES_KEY);在寫密鑰狀態(tài)FPGA將內(nèi)部RAM區(qū)存儲的112位密鑰寫入3DES模塊,寫完后判斷busy信號,當(dāng)busy=’0’時進(jìn)入寫數(shù)據(jù)狀態(tài)(3DES_DATA);在此狀態(tài),RAM中的一個待加密的明文分組64bit傳入到3DES模塊里,之后3DES模塊將此數(shù)據(jù)進(jìn)行加密,完成后dout_valid信號變?yōu)楦唠娖?。狀態(tài)機(jī)檢測到此信號變高后進(jìn)入下一狀態(tài)(3DES_RDDATA),將加密后的密文寫回到RAM區(qū),之后判斷是否處理完了所有的明文分組,如果未處理完,當(dāng)busy=’0’時重復(fù)3DES_DATA狀態(tài),加密下一個明文分組,直到處理完所有的明文數(shù)據(jù),狀態(tài)機(jī)才進(jìn)入3DES_DONE狀態(tài),從而完成了整個加密過程。解密的過程同加密過程一樣,通過邏輯加以區(qū)分。
DES模塊的設(shè)計(jì)
DES模塊采用4個DES核并行處理數(shù)據(jù)的流水線設(shè)計(jì)方法。其狀態(tài)機(jī)同3DES類似,所不同的是在寫密鑰狀態(tài)向DES模塊寫入56位密鑰,在寫數(shù)據(jù)狀態(tài)向DES模塊寫入256位數(shù)據(jù),每個DES核處理64位數(shù)據(jù),其中第一個DES核處理數(shù)據(jù)的0~63bit,第二個DES核處理64~127bit,依次類推。操作完成后DES模塊將256位的密文或明文再傳入到RAM里。采用流水線設(shè)計(jì)可以使4個DES核并行工作,大大提高了加解密速度。[!--empirenews.page--]
方案的驗(yàn)證及性能
調(diào)試的過程中用到SignalTap,SignalTap宏功能是一種嵌入式邏輯分析器,能夠在器件的特定觸發(fā)點(diǎn)捕獲數(shù)據(jù)并保存到FPGA的嵌入式系統(tǒng)塊中。這些數(shù)據(jù)被送到JTAG接口,通過ByteBlaster II 下載電纜上傳到quartus II波形編輯器中進(jìn)行顯示。圖4為在調(diào)試過程中用SignalTap捕捉到的3DES運(yùn)算的時序,平均18個時鐘周期處理完一個數(shù)據(jù)分組(64bit)。圖5為DES運(yùn)算的時序,平均36個時鐘周期處理完一個數(shù)據(jù)分組(256bit)。
最終調(diào)試DES、3DES算法加解密成功后,將Quartus II 7.2編譯生成的編程文件通過下載電纜ByteBlaster II下載到我們的試驗(yàn)板卡上。在Windows XP的系統(tǒng)下,用VC的環(huán)境編寫出了測試程序和驅(qū)動程序,最終測得DES加解密的速度是:230Mb/s;3DES加解密的速度是:120Mb/s。
圖4 3DES時序波形圖
圖5 DES時序波形圖
注意事項(xiàng)
用SignalTap進(jìn)行調(diào)試的過程中,要使采樣頻率大于被測信號的最高頻率,否則無法正確反映被測信號的波形變化。由于系統(tǒng)的輸入最高頻率為50MHz,為了調(diào)試正確,利用了FPGA的鎖相環(huán)對輸入時鐘進(jìn)行倍頻,從而用100MHz的信號作為采樣頻率。另外需要設(shè)置合適的觸發(fā)點(diǎn)及采樣深度。
系統(tǒng)優(yōu)缺點(diǎn)分析及改進(jìn)方法
優(yōu)點(diǎn):設(shè)計(jì)過程中采用了狀態(tài)機(jī)和流水線技術(shù),提高了數(shù)據(jù)的加解密速度;另外采用FPGA使得設(shè)計(jì)比較靈活,各模塊均用了硬件描述語言編碼實(shí)現(xiàn)。
不足之處:DES曾被人利用網(wǎng)絡(luò)計(jì)算采用窮舉攻擊的方法破解過,目前也已經(jīng)設(shè)計(jì)出采用窮舉攻擊在4小時內(nèi)破解DES的機(jī)器。DES本身雖已不再安全,但在數(shù)據(jù)對安全性要求不高的場合仍然廣泛使用著,其改進(jìn)算法3DES的安全性還是相當(dāng)強(qiáng)的。
系統(tǒng)改進(jìn)方法:在要求安全性高的場合,可以采用安全性更高的算法(如AES等)來替換DES。