解析嵌入式系統(tǒng)串?dāng)_問題

引言

在嵌入式系統(tǒng)硬件設(shè)計中，串?dāng)_是硬件工程師必須面對的問題。特別是在高速數(shù)字電路中，由于信號沿時間短、布線密度大、信號完整性差，串?dāng)_的問題也就更為突出。設(shè)計者必須了解串?dāng)_產(chǎn)生的原理，并且在設(shè)計時應(yīng)用恰當(dāng)?shù)姆椒ǎ勾當(dāng)_產(chǎn)生的負(fù)面影響降到最小。

1  串?dāng)_理論分析

串?dāng)_主要源自兩個相鄰導(dǎo)體之間所形成的互感與互容。在高速數(shù)字電路中，互感通常比互容的問題更嚴(yán)重。

1.1  互容

一個電路產(chǎn)生電場，該電場會影響第二個電路，這種相互影響的系數(shù)稱為它們的互容。

式中，CM為互容，ΔV為驅(qū)動波形的階躍幅度，TR是驅(qū)動波形的上升時間，RB是接收電路的接地阻抗。

由式1可知，互容串?dāng)_電壓與CM、ΔV/TR 、成正比，因此，減小互容串?dāng)_電壓的方法有：
　　
② 減小ΔV/TR。在確保信號時序的前提下，盡可能選擇信號沿較緩的器件。

③ 減小RB。減小被干擾電路接地阻抗，對被干擾電路進行末端端接，為被干擾電路并接去耦電容。

1.2  互感

兩個信號回路相互靠近時，一個信號回路的磁場變化將影響另一個信號回路，這種影響就是互感?；ジ械拇笮∪Q于信號回路的自感與兩個信號回路耦合的程度。

 

式中，LM為互感，ΔV為驅(qū)動波形的階躍幅度，TR是驅(qū)動波形的上升時間，RA是驅(qū)動電路的源端阻抗。

由式(2)可知，互感串?dāng)_電壓與LM、ΔV/TR 成正比，與RA成反比。因此，減小互感串?dāng)_電壓有如下方法。

（1）  減小LM

①  增大信號走線間距（因為LM隨著間距平方的增加而下降，關(guān)鍵信號可采用3W原則）。

② 為信號提供完整的參考平面。在低速電路中，電流沿著電阻最小路徑前進，而高速信號沿著電感最小路徑前進。電感最小的返回路徑就緊貼在一個信號導(dǎo)體下面，它使輸出電流路徑與返回電流路徑之間的總回路面積最小，從而使輸出電流路徑與返回電流路徑的干擾磁場相互抵消。

③ 減小信號到參考平面的距離，從而減小環(huán)路面積，達(dá)到減小LM的目的。

④ 盡可能地減小相鄰信號間的平行長度。平行長度越短，則總的LM越小。

⑤ 無參考平面隔離的相鄰信號層走線方向應(yīng)該垂直，可減小磁場耦合程度。

⑥ 對串?dāng)_較敏感的信號線盡量布在內(nèi)層，以減小磁場耦合程度。

（2）  減小ΔV/TR

在確保信號時序的前提下，盡可能選擇信號沿較緩的器件。

（3）  增大RA

在干擾電路源端串接電阻，減小電流變化斜率，同時要兼顧與傳輸線阻抗匹配，避免信號反射。

1.3  近端串?dāng)_和遠(yuǎn)端串?dāng)_

 

圖1  兩條傳輸線的耦合

如圖1所示，假設(shè)位于A點的驅(qū)動器是干擾源，而位于D點的接受器為被干擾對象，那么驅(qū)動器A所在的傳輸線被稱為“干擾源網(wǎng)絡(luò)”或“侵害網(wǎng)絡(luò)(Agreessor)”，相應(yīng)的接收器D所在的傳輸線網(wǎng)絡(luò)被稱為“靜態(tài)網(wǎng)絡(luò)”或“受害網(wǎng)絡(luò)”。靜態(tài)網(wǎng)絡(luò)靠近干擾源一端的串?dāng)_稱為“近端串?dāng)_”(也稱后向串?dāng)_)，而遠(yuǎn)離干擾源一端的串?dāng)_稱為“遠(yuǎn)端串?dāng)_”(也稱前向串?dāng)_)。根據(jù)產(chǎn)生的原因不同，可將串?dāng)_分為容性耦合串?dāng)_和感性耦合串?dāng)_兩類。

受侵害線上近端和遠(yuǎn)端串?dāng)_噪聲的波形可以通過圖2得出。當(dāng)一個數(shù)字脈沖上升沿進入傳輸線，它將不斷地在受侵害線上感應(yīng)出噪聲，一部分串?dāng)_噪聲將傳向近端，另一部分將傳向遠(yuǎn)端。遠(yuǎn)端串?dāng)_脈沖與侵害線上的信號經(jīng)過時間TD(信號在傳輸線上的延遲時間)后同步到達(dá)終端。近端串?dāng)_脈沖將起始于侵害線上信號變化沿出現(xiàn)的時刻，而侵害信號到達(dá)終端前產(chǎn)生的最后一部分近端串?dāng)_信號將在t=2TD時刻才到達(dá)近端，這是因為這部分信號要經(jīng)過整條傳輸線才能被傳回近端。所以，近端串?dāng)_起始于t=0，并且持續(xù)2TD的時間。遠(yuǎn)端串?dāng)_起始于t=TD，持續(xù)時間為數(shù)字信號的上升或者下降時間。
 

 

圖2  串?dāng)_噪聲示意圖

近端和遠(yuǎn)端傳播的容性耦合電流都是正向的。具體的容性耦合如圖3所示，圖中的TP是干擾信號在傳輸線上的延遲時間，Tr是干擾信號的上升時間。

流向近端的感性耦合電流與近端容性耦合電流同向，流向遠(yuǎn)端的感性耦合電流與遠(yuǎn)端容性耦合電流反向。具體的感性耦合如圖4所示。

 

圖3  容性耦合的近端、遠(yuǎn)端串?dāng)_波形 

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圖4感性耦合的近端、遠(yuǎn)端串?dāng)_波形

正常條件下，在一個完整平面上，感性和容性的串?dāng)_電壓大小基本相等。遠(yuǎn)端的串?dāng)_分量（在D點的電壓）相互抵消，近端的串?dāng)_分量（在C點的電壓）相互增強。帶狀線電路具有很好的感性和容性耦合平衡性，因此其遠(yuǎn)端耦合系數(shù)極??；對于微帶線路，與串?dāng)_相關(guān)的電場大部分穿過空氣（而不是其他的絕緣材料），介電常數(shù)較小，因此容性串?dāng)_比感性串?dāng)_小，導(dǎo)致其遠(yuǎn)端串?dāng)_是一個小的負(fù)數(shù)。在開槽和其他不完整的參考平面上，感性耦合比容性耦合更大，使遠(yuǎn)端串?dāng)_變大。

1.4  串?dāng)_的反射

電壓反射系數(shù)ρ的計算公式：

 

式中，RL是終端負(fù)載電阻，Z0是傳輸線特性阻抗。若RL =Z0，則ρ=0；若終端開路(RL=∞)，則ρ=1；若終端短路(RL=0)，則ρ=-1。在圖1中，若近端阻抗與傳輸線特性阻抗不匹配，會使近端串?dāng)_在遠(yuǎn)端造成反射。為了消除近端串?dāng)_反射到遠(yuǎn)端，可以通過在近端接入正確的匹配電阻使ρ=0，消除反射。

2  串?dāng)_理論的應(yīng)用實例

在工作實踐中，筆者遇到了很多有關(guān)串?dāng)_的實際案例，通過運用上述分析的結(jié)論，均較好地得以解決?，F(xiàn)將幾個代表性問題的解決方法與大家分享。

2.1  增大信號走線間距

現(xiàn)象：Linux操作系統(tǒng)在加載過程中，出現(xiàn)偶然性意外錯誤而終止，系統(tǒng)提示訪問了非法地址。

分析：操作系統(tǒng)從NAND Flash解壓到SDRAM中并執(zhí)行。SDRAM的CLK信號頻率較高、沿斜率較大，本身就是一個干擾源。同時，由于CLK信號對于SDRAM時序控制的重要性，若受到周圍信號的干擾，則可能影響SDRAM的正常讀寫。用示波器測試SDRAM的CLK信號，發(fā)現(xiàn)信號上偶爾會出現(xiàn)一些很小的干擾，但系統(tǒng)加載卻正常了。經(jīng)分析，這應(yīng)與示波器探頭自帶的電容有關(guān)。嘗試在CLK信號與地之間并接10 pF去耦電容，系統(tǒng)加載即正常?？梢?，CLK信號確實是受到了干擾，并接去耦電容正是將干擾濾除了一部分。

解決：由于SDRAM是高速器件，時序要求較高，CLK并接電容后，信號沿變緩，時序參數(shù)較為臨界，通過增大信號走線間距的方法解決串?dāng)_問題更為合適。重新設(shè)計PCB時，將CLK與信號其他信號的中心距增大到3W（即3倍線寬），問題得以解決。

2.2  在信號源端串接電阻

現(xiàn)象：CPU通過總線外擴一個以太網(wǎng)芯片，但程序無法正常初始化該芯片，網(wǎng)絡(luò)不通。

分析：用示波器測試“讀”、“寫”、“片選”、“數(shù)據(jù)”、“地址”等總線信號，發(fā)現(xiàn)這些信號上升、下降沿時間很短，信號過沖較嚴(yán)重，信號間距受空間所限無法增大，因此，總線信號間必然存在串?dāng)_問題。各總線信號既是干擾源，又是被干擾對象。在信號源端串接電阻有兩個好處：作為干擾源，源端阻抗變大，電流變化率降低，與其他信號的互感耦合減??；作為被干擾對象，源端阻抗與傳輸線匹配，有利于吸收近端串?dāng)_，避免將近端串?dāng)_反射到遠(yuǎn)端。

解決：將總線信號源端串聯(lián)電阻的阻值從10 Ω增大到50 Ω，重新運行程序，網(wǎng)卡芯片初始化正常，串?dāng)_問題解決。

2.3  為信號提供完整的參考平面

現(xiàn)象：CPU總線上增加點陣液晶設(shè)備，發(fā)現(xiàn)網(wǎng)口通信時網(wǎng)口1經(jīng)常出現(xiàn)丟包現(xiàn)象，網(wǎng)口2甚至無*INK UP成功。

分析：系統(tǒng)主板為兩層板，沒有完整的信號參考平面，由于液晶連接線較長，使數(shù)據(jù)總線的長度增加，從而使串?dāng)_變得更加嚴(yán)重。網(wǎng)卡芯片與點陣液晶共用低8位數(shù)據(jù)總線與讀、寫控制信號，因此信號受到干擾、通信受到影響。

解決：重新設(shè)計PCB時，將2層板改為4層板，增加地層、電源層，為總線信號提供完整的參考平面，串?dāng)_減小。

2.4  減小被干擾電路接地阻抗

現(xiàn)象：SPI通信時，從SPI設(shè)備讀回的數(shù)據(jù)不是期望的數(shù)據(jù)。

分析：用示波器測試SPI總線信號，發(fā)現(xiàn)CLK信號的上升沿、下降沿產(chǎn)生高頻振蕩，并兩次跨過高、低門限電平。這將引起SPI數(shù)據(jù)的誤觸發(fā)，使CPU得到不正確的數(shù)據(jù)，因此需要濾除該高頻干擾信號。

解決：在CLK信號與地之間并接1000 pF去耦電容，為高頻干擾信號提供對地的低阻抗通道，干擾問題解決。

結(jié)語

串?dāng)_在高速電路設(shè)計中是一個不可忽視的問題，會影響系統(tǒng)的時序、降低噪聲容限，導(dǎo)致系統(tǒng)無法正常工作。本文介紹了串?dāng)_產(chǎn)生的原理，通過對串?dāng)_電壓的計算推導(dǎo)得到影響串?dāng)_的關(guān)鍵因素，根據(jù)這些因素提出一系列解決串?dāng)_問題的方法，并在實例中進行驗證應(yīng)用，對于解決串?dāng)_問題有一定的借鑒、指導(dǎo)意義。