基于FPGA的CAN總線通信節(jié)點設計

摘要：以FPGA代替?zhèn)鹘y(tǒng)的單片機和外圍擴展芯片，給出了CAN總線通信節(jié)點的詳細設計方案。其中以SJA1000為CAN總線控制器、FPGA為主控制器，設計實現(xiàn)通信節(jié)點的硬件接口電路。基于對CAN總線控制器的功能分析，并應用Verilog語言進行軟件設計，從而實現(xiàn)CAN節(jié)點之間的通信功能。

0引言

CAN總線允許高達1Mbit/s通訊速率，支持多主通訊模式，有高抗電磁干擾性而且能夠檢測出通信過程中產(chǎn)生的任何錯誤，已被廣泛應用到各自動化控制系統(tǒng)中。在項目的特殊環(huán)境要求下，CAN總線通信要求使用FPGA作為系統(tǒng)中的主控制器，較之傳統(tǒng)設計使用的單片機，F(xiàn)PGA能夠在速度和體積上有更好的適應性。FPGA一方面減少了電路板的復雜程度，縮短了實現(xiàn)周期；另一方面，其豐富的資源、超高的性能和靈活的可編程性，提高了整個設備的可靠性，大大增強了電路板設計的靈活性和可擴展性。文中通過設計FPGA的接口電路，并利用Verilog語言來編程實現(xiàn)CAN節(jié)點之間的通信功能。

1CAN接口硬件設計

1。1CAN節(jié)點的系統(tǒng)構成

一般來說，每個CAN模塊能夠被分成3個不同的功能塊，其結構如圖1所示。CAN總線收發(fā)器提供CAN協(xié)議控制器與物理總線之間的接口，控制從CAN控制器到總線物理層或相反的邏輯電平信號。它的性能決定了總線接口、總線終端、總線長度和節(jié)點數(shù)，是影響整個總線網(wǎng)絡通信性能的關鍵因素之一。CAN控制器執(zhí)行在CAN規(guī)范里規(guī)定的完整的CAN協(xié)議，它通常用于報文緩沖和驗收濾波，對外具有與主控制器和總線收發(fā)器的接口。主控制器負責執(zhí)行應用的功能，例如控制命令的發(fā)送、讀傳感器和處理人機接口等。它通過對CAN控制器進行編程，來控制CAN總線的工作方式和工作狀態(tài)，以及進行數(shù)據(jù)的發(fā)送和接收。

圖1CAN模塊系統(tǒng)構成

1。2接口電路設計

接口電路如圖2所示。SJA1000的AD0~AD7地址數(shù)據(jù)復用端口、ALE地址鎖存端口、RD、WR、片選CS端口均通過轉換芯片與FPGA的I/O口相連。SJA1000的中斷輸出信號INT連入FPGA，使CAN通信可以采用中斷或查詢方式。RST端口的電路實現(xiàn)SJA1000的上電自動復位功能。MODE模式選擇端接+5V，設置SJA1000控制器為Intel模式。SJA1000的時鐘晶振采用16MHz，頻率調整電容取15pF。R16為終端電阻，設計中取120Ω。CAN驅動器PCA82C250的RS腳為工作模式選擇位，接地工作于高速模式，接高工作于待機模式。系統(tǒng)通過電阻R14將芯片設定于斜率控制模式，電阻值為47kΩ，這時CAN總線應工作于低速模式，可提高CAN總線抵抗射頻干擾的能力。在這種情況下，可直接使用非屏蔽雙絞線作為總線。

設計中有2點需要特別注意：第一點是FPGA并沒有與SJA1000直接相連。這是因為對于設計選取的FPGAXCV600，其接口電平不支持5VTTL的I/O標準，如果與5VI/O標準的SJA1000直接相連，將可能導致FPGA管腳電流過大，造成器件鎖死或者燒毀。為此采用雙向總線收發(fā)器74ALVC164245，把SJA1000的5VTTL電平信號AD0~AD7、

、ALE轉換成3。3VI/O標準信號，連接到FPGA的引腳上。74ALVC164245有2個8位電平轉換端口，可獨立操作。其中電平信號AD0~AD7必須按順序連接在總線收發(fā)器的一個8位端口上，不可以分開。第二點是：在CAN控制器與收發(fā)器之間不采用光電隔離。這是因為增加光電隔離雖然能增強系統(tǒng)的抗干擾能力，但也會增加CAN總線有效回路信號的傳輸延遲時間，導致通信速率或距離減少。82C250等型號的CAN收發(fā)器本身具備瞬間抗干擾、降低射頻干擾（RFI）以及實現(xiàn)熱防護的能力，它具有的電流限制電路還提供了對總線的進一步保護功能。如果現(xiàn)場傳輸距離近、電磁干擾小，可以不采用光電隔離，以使系統(tǒng)達到最大的通信速率或距離。

圖2接口電路

2系統(tǒng)軟件設計

2。1設計流程

FPGA對CAN總線通訊模塊的控制主要包括3部分：CAN總線節(jié)點初始化、報文發(fā)送和報文接收。由于通訊模塊對接收數(shù)據(jù)的實時性要求并不是很高，因此CAN總線的數(shù)據(jù)接收和發(fā)送采用查詢方式。

2。1。1初始化過程

系統(tǒng)上電后首先對82C250和SJA1000進行初始化，以確定工作主頻、波特率、輸出特性等。SJA1000的初始化只有在復位模式下才可以進行，初始化主要包括工作方式的設置、驗收濾波方式的設置、驗收屏蔽寄存器（AMR）和驗收代碼寄存器（ACR）的設置、波特率參數(shù)設置和中斷允許寄存器（IER）的設置等。在完成SJA1000的初始化設置以后，SJA1000就可以回到工作狀態(tài)，進行正常的通信任務。設計中使SJA1000工作在PeliCan的方式下。

2。1。2發(fā)送過程

發(fā)送時，用戶只需將待發(fā)送的數(shù)據(jù)按特定的格式組合成一幀報文，送入SJA1000發(fā)送緩沖區(qū)中，然后啟動SJA1000發(fā)送即可。當然，在往SJA1000發(fā)送緩存區(qū)送報文之前，必須先判斷發(fā)送緩沖區(qū)是否鎖定，如果鎖定則等待；判斷上次發(fā)送是否完成，未完成則等待發(fā)送完成。FPGA通過SJA1000向CAN總線進行數(shù)據(jù)發(fā)送的流程圖如圖3所示。

圖3發(fā)送數(shù)據(jù)流程圖

2。1。3接收過程

接收子程序負責節(jié)點報文的接收以及其他情況處理。接收子程序比發(fā)送子程序要復雜一些，因為在處理接收報文的過程中，同時要對諸如總線關閉、錯誤報警、接收溢出等情況進行處理。只有在總線正常，沒有錯誤報警，并且接收緩沖區(qū)中有新報文，才開始進行數(shù)據(jù)接收操作。對接收緩沖區(qū)的數(shù)據(jù)讀取完畢后釋放CAN接收緩沖區(qū)。FPGA通過SJA1000接收CAN總線上的數(shù)據(jù)流程圖如圖4所示。

圖4接收數(shù)據(jù)流程圖[!--empirenews.page--]

2。2FPGA頂層模塊設計

FPGA頂層的模塊設計如圖5所示。其中clkdiv模塊是將輸入的50MHz時鐘clock十分頻后作為模塊基準時鐘。SJACTROL模塊是控制總線通信的主模塊，而R&W模塊則是根據(jù)主模塊的信號生成SJA1000所需要的讀寫時序信號。SJACTROL模塊通過start和iswr兩個信號通知R&W模塊是否要進行讀或寫總線操作。若是寫操作，則將地址和數(shù)據(jù)通過Addrout和Dataout傳遞給R&W，R&W將負責把數(shù)據(jù)準確地送到SJA1000的數(shù)據(jù)地址復用總線ADDR，并驅動SJA1000接收數(shù)據(jù)，在寫操作完成后發(fā)送writeover信號通知SJACTROL寫操作完成。讀操作時R&W根據(jù)SJACTOL送來的地址，從SJA1000的數(shù)據(jù)總線上讀取數(shù)據(jù)，并將得到的數(shù)據(jù)通過Datasave總線返回給SJACTROL。

圖5頂層模塊設計

SJACTROL的狀態(tài)機通過5個狀態(tài)的轉換來實現(xiàn)控制：空閑狀態(tài)、初始化狀態(tài)、查詢狀態(tài)、讀狀態(tài)、寫狀態(tài)。R&W則是按照SJA1000的芯片數(shù)據(jù)手冊進行時序邏輯設計。在編寫模塊時，需注意雙向總線的編寫技巧。雙向口最好在頂層定義，否則模塊綜合的時候容易出錯。

3仿真結果

FPGA中利用Verilog編程產(chǎn)生SJA1000的片選信號CS，地址鎖存信號ALE，讀寫信號RD、WR。這些控制信號共同驅動SJA1000進行數(shù)據(jù)接收和發(fā)送。設計選取的是virtex系列的芯片，邏輯開發(fā)在ISE平臺上進行。在FPGA的調試階段，使用xilinx的應用軟件ChipScopepro（在線邏輯分析儀）來在線觀察FPGA設計內部信號的波形，它比傳統(tǒng)的邏輯分析儀更方便。圖6為在線進行數(shù)據(jù)傳送接收時的實際波形。

圖6SJA1000接收和發(fā)送數(shù)據(jù)的時序仿真

4結束語

通過對CAN通信系統(tǒng)的分析，利用FPGA作為CAN通信節(jié)點的主控制單元，對CAN節(jié)點的硬件接口電路設計方案進行了詳細的說明，并編寫了CAN節(jié)點通信流程中的初始化程序、數(shù)據(jù)發(fā)送接收程序。通過軟硬件的聯(lián)調，實現(xiàn)了CAN總線的通信功能，系統(tǒng)工作狀態(tài)良好。實踐證明CAN通信節(jié)點采用FPGA作為核心控制單元，與傳統(tǒng)的單片機設計相比，更加靈活并且擴展性更強。