高速DSP系統(tǒng)PCB板的可靠性設計

引言

由于微電子技術的高速發(fā)展，由IC芯片構成的數(shù)字電子系統(tǒng)朝著規(guī)模大、體積小、速度快的方向飛速發(fā)展，而且發(fā)展速度越來越快。新器件的應用導致現(xiàn)代EDA設計的電路布局密度大，而且信號的頻率也很高，隨著高速器件的使用，高速DSP(數(shù)字信號處理) 系統(tǒng)設計會越來越多，處理高速DSP應用系統(tǒng)中的信號問題成為設計的重要問題，在這種設計中，其特點是系統(tǒng)數(shù)據(jù)速率、時鐘速率和電路密集度都在不斷增加，其PCB印制板的設計表現(xiàn)出與低速設計截然不同的行為特點，即出現(xiàn)信號完整性問題、干擾加重問題、電磁兼容性問題等等。

這些問題能導致或者直接帶來信號失真，定時錯誤，不正確數(shù)據(jù)、地址和控制線以及系統(tǒng)錯誤甚至系統(tǒng)崩潰，解決不好會嚴重影響系統(tǒng)性能，并帶來不可估量的損失。解決這些問題的方法主要靠電路設計。因此PCB印制板的設計質量相當重要，它是把最優(yōu)的設計理念轉變?yōu)楝F(xiàn)實的惟一途徑。下面討論針對在高速DSP系統(tǒng)中PCB板可靠性設計應注意的若干問題。

電源設計

高速DSP系統(tǒng)PCB板設計首先需要考慮的是電源設計問題。在電源設計中，通常采用以下方法來解決信號完整性問題。

考慮電源和地的去耦

隨著DSP工作頻率的提高，DSP和其他IC元器件趨向小型化、封裝密集化，通常電路設計時考慮采用多層板，建議電源和地都可以用專門的一層，且對于多種電源，例如DSP的I/O電源電壓和內核電源電壓不同，可以用兩個不同的電源層，若考慮多層板的加工費用高，可以把接線較多或者相對關鍵的電源用專門的一層，其他電源可以和信號線一樣布線，但要注意線的寬度要足夠。

無論電路板是否有專門的地層和電源層，都必須在電源和地之間加一定的并且分布合理的電容。為了節(jié)省空間，減少通孔數(shù)，建議多使用貼片電容?？砂奄N片電容放在PCB板背面即焊接面，貼片電容到通孔用寬線連接并通過通孔與電源、地層相連。

考慮電源分布的布線規(guī)則

分開模擬和數(shù)字電源層

高速高精度模擬元件對數(shù)字信號很敏感。例如，放大器會放大開關噪聲，使之接近脈沖信號，所以在板上模擬和數(shù)字部分，電源層一般是要求分開的。

隔離敏感信號

有些敏感信號(如高頻時鐘) 對噪聲干擾特別敏感，對它們要采取高等級隔離措施。高頻時鐘(20MHz以上的時鐘，或翻轉時間小于5ns的時鐘)必須有地線護送，時鐘線寬至少10mil，護送地線線寬至少20mil，高頻信號線的保護地線兩端必須由過孔與地層良好接觸，而且每5cm 打過孔與地層連接;時鐘發(fā)送側必須串接一個22Ω～220Ω的阻尼電阻?？杀苊庥蛇@些線帶來的信號噪聲所產(chǎn)生的干擾。

軟、硬件抗干擾設計

一般高速DSP應用系統(tǒng)PCB板都是由用戶根據(jù)系統(tǒng)的具體要求而設計的，由于設計能力、實驗室條件有限，如不采取完善、可靠的抗干擾措施，一旦遇到工作環(huán)境不理想、有電磁干擾就會導致DSP程序流程紊亂，當DSP正常工作代碼不能恢復時，將出現(xiàn)跑飛程序或死機現(xiàn)象，甚至會損壞某些元器件。應注意采取相應的抗干擾措施。

硬件抗干擾設計

硬件抗干擾效率高，在系統(tǒng)復雜度、成本、體積可容忍的情況下，優(yōu)先選用硬件抗干擾設計。常用的硬件抗干擾技術可歸納為以下幾種:

(1) 硬件濾波：RC 濾波器可以大大削弱各類高頻干擾信號。如可以抑制“毛刺”干擾。

(2) 合理接地：合理設計接地系統(tǒng)，對于高速的數(shù)字和模擬電路系統(tǒng)來說，具有一個低阻抗、大面積的接地層是很重要的。地層既可以為高頻電流提供一個低阻抗的返回通路，而且使EMI、RFI變得更小，同時還對外部干擾具有屏蔽作用。PCB 設計時把模擬地和數(shù)字地分開。

(3) 屏蔽措施：交流電源、高頻電源、強電設備、電弧產(chǎn)生的電火花，會產(chǎn)生電磁波，成為電磁干擾的噪聲源，可用金屬殼體把上述器件包圍起來，再接地，這對屏蔽通過電磁感應引起的干擾非常有效。

(4) 光電隔離：光電隔離器可以有效地避免不同電路板間的相互干擾，高速的光電隔離器常用于DSP和其他設備(如傳感器、開關等) 的接口。

軟件抗干擾設計

軟件抗干擾有硬件抗干擾所無法取代的優(yōu)勢，在DSP 應用系統(tǒng)中還應充分挖掘軟件的抗干擾能力，從而將干擾的影響抑制到最小。下面給出幾種有效的軟件抗干擾方法。