ISE 12 設(shè)計(jì)套件發(fā)布背景

ISE®  12 設(shè)計(jì)套件是面向 Virtex®-6 和 Spartan®-6 FPGA 系列并針對生產(chǎn)力精心優(yōu)化的工具套件，在降低功耗與成本方面取得了突破性進(jìn)展。作為業(yè)界唯一一款特定領(lǐng)域的設(shè)計(jì)套件，賽靈思最新版本的發(fā)布， 是這一行業(yè)屢獲殊榮的軟件不斷發(fā)展和演進(jìn)的又一重要一步，它將進(jìn)一步提高設(shè)計(jì)生產(chǎn)力和系統(tǒng)性能，使邏輯、嵌入式、數(shù)字信號處理 (DSP) 和系統(tǒng)設(shè)計(jì)人員能夠更輕松地推出更復(fù)雜的創(chuàng)新型可編程電子產(chǎn)品，從而加速產(chǎn)品上市進(jìn)程并提升產(chǎn)品質(zhì)量。

智能功耗優(yōu)化

降低數(shù)字設(shè)計(jì)功耗是標(biāo)準(zhǔn)的系統(tǒng)要求，隨著半導(dǎo)體工藝技術(shù)進(jìn)一步向小型化發(fā)展，降低功耗的需求也更加明顯?，F(xiàn)實(shí)情況是，此前用來構(gòu)建系統(tǒng)的傳統(tǒng)設(shè)計(jì)或 IP 模塊幾乎沒有專門為針對降低功耗而設(shè)計(jì)的，同時面對市場壓力，設(shè)計(jì)人員也沒有時間來修改 RTL 代碼以降低功耗。因此，目前部署的大部分設(shè)計(jì)都存在動態(tài)功率效率低下的問題。

“時鐘門控”用于降低 ASIC 和 FPGA 動態(tài)功耗的價值已為人們所熟知，但是，工程師很少有時間手動采用時鐘門控技術(shù)，特別是在設(shè)計(jì)日趨復(fù)雜、產(chǎn)品上市時間日益縮短的情況下更是如此。ISE 12 設(shè)計(jì)套件 在這種利用率偏低的時鐘門控技術(shù)的基礎(chǔ)上，推出了首款“智能” FPGA 時鐘門控技術(shù)，可在綜合后自動實(shí)施精細(xì)粒度功率優(yōu)化。這種最新優(yōu)化技術(shù)會中止邏輯切片（slice）級上不必要的邏輯和互聯(lián)轉(zhuǎn)換活動，而無須關(guān)閉整個時鐘網(wǎng)絡(luò)就能節(jié)省大量電力。

這種自動化進(jìn)程首先采用獨(dú)特的算法全面分析設(shè)計(jì)中的順序元件（主要是寄存器），檢測不改變最后邏輯的轉(zhuǎn)換。軟件隨后創(chuàng)建門控信號，取消不必要的轉(zhuǎn)換，并將其連接至 Virtex-6 和 Spartan-6 中的大量時鐘啟用 (CE) 引腳。由于與 FPGA 架構(gòu) (slice) 中的基本設(shè)備群 (cluster) 互聯(lián)并控制少量的寄存器，因此每個 CE 都理想地適用于功率優(yōu)化。優(yōu)化歸類到 8 位（或 16 位、32 位等）寄存器構(gòu)成的設(shè)計(jì)總線，而后可映射至一個或多個邏輯 切片上，最大限度地提高軟硬件實(shí)施方案的利用率。

ISE 12 設(shè)計(jì)套件是行業(yè)唯一一款提供時鐘門控優(yōu)化的工具，時鐘門控優(yōu)化與布局布線算法相結(jié)合，既不會改變（再合成）設(shè)計(jì)的原始邏輯或處理功能，又不會改變時鐘布局。優(yōu)化創(chuàng)建的更多邏輯平均只增加 2% 的 LUT，對大多數(shù)設(shè)計(jì)的時序沒有影響。FPGA 的時鐘門控技術(shù)并不是新的概念，但采用智能化精細(xì)粒度時鐘門控技術(shù)則是賽靈思 FPGA 所特有的，有望通過賽靈思最新一代架構(gòu)將動態(tài)功耗降低 達(dá)30% 之多，從 12.1 版本和 12.2 版本分別開始支持 Virtex-6 FPGA 和 Spartan-6 FPGA。

通過部分重配置降低系統(tǒng)成本

部分重配置技術(shù)可在不中斷其余邏輯工作的情況下下載部分 bit 文件，以修改進(jìn)行中的FPGA設(shè)計(jì)。這能大幅擴(kuò)展 FPGA 的功能，因?yàn)榘?BRAM、DSP模塊和 IO等在內(nèi)的幾乎 FPGA 所有資源都是可重配置的。除了減小可編程系統(tǒng)的尺寸、重量、功耗和成本之外，部分重配置技術(shù)還能支持多種不同的高級 FPGA 應(yīng)用，如設(shè)計(jì)安全性和加速可配置計(jì)算等新技術(shù)。

ISE 12 設(shè)計(jì)套件采用了直觀易用的界面，以及與標(biāo)準(zhǔn) ISE 設(shè)計(jì)方法緊密配合的簡單方法，從而使這種功能強(qiáng)大的技術(shù)更加簡便易用。通過第四代動態(tài)部分重配置技術(shù)的設(shè)計(jì)支持，ISE 用戶現(xiàn)在能實(shí)現(xiàn) FPGA 資源的即時重復(fù)利用，從而大幅降低系統(tǒng)成本與功耗，可在盡可能小型化的器件中集成最高級的應(yīng)用。

ISE 部分重配置流程現(xiàn)在可利用賽靈思業(yè)經(jīng)驗(yàn)證的 PlanAhead™ 工具及分區(qū)技術(shù)來實(shí)現(xiàn)時序收斂、設(shè)計(jì)管理與平面規(guī)劃和設(shè)計(jì)保存功能。構(gòu)建可重配置設(shè)計(jì)的全部細(xì)節(jié)都在 PlanAhead 環(huán)境中管理，而 ISE Partitions則確保多種設(shè)計(jì)配置常見的邏輯和布線（靜態(tài)的和可重配置的）絕對相同。這種靈活的工作環(huán)境加強(qiáng)了用戶控制，改進(jìn)了對其他自動化特性的訪問，如網(wǎng)表分區(qū)和 CORE Generator™ IP 流程等。面向 Virtex-4、Virtex-5 和Virtex-6 LXT/CXT FPGA 設(shè)計(jì)的部分重配置得到 ISE 12.1 版本軟件的支持，而對 Virtex-6 HXT/SXT FPGA 系列的支持將分別隨 12.2 版本和 12.3版本而推出。 

賽靈思在 2010 年美國光纖通訊研討會及展覽會（2010 Optical Fiber Communication Conference and Exposition）上利用 40GB光纖傳輸網(wǎng)絡(luò) (OTN) 復(fù)用轉(zhuǎn)發(fā)器應(yīng)用展示了部分重配置技術(shù)的最新發(fā)展。該系統(tǒng)采用四個獨(dú)立端口（客戶端信道），支持 OTU2、OC-192/STM-64 和 10GE LAN 業(yè)界標(biāo)準(zhǔn)。我們可將部分比特流載入賽靈思 FPGA，只例示當(dāng)時所需的選定端口，而不是立刻例示所有可能的端口配置，來實(shí)現(xiàn)每個通道的即時重配置。相對于不采用部分重配置的情況而言，這種實(shí)施方法減少了1/3的使用資源，而且也減小了器件尺寸。

部分重配置技術(shù)甚至打入了太空領(lǐng)域，用于設(shè)備在軌“升級”（重配置）。由于靜態(tài)區(qū)邏輯一直處于工作狀態(tài)，因此我們可在保持通信和與節(jié)點(diǎn)保持穩(wěn)定連接狀態(tài)下進(jìn)行設(shè)備重配置，這對超遠(yuǎn)程應(yīng)用而言至關(guān)重要。由于新的配置可以遠(yuǎn)程上傳，因此部分重配置還大幅減少了對成本極高的抗輻射非易失存儲器的使用，而這種存儲器通常是太空系統(tǒng)所必需的。

生產(chǎn)力更高，性能更強(qiáng)

ISE 12 設(shè)計(jì)套件 在設(shè)計(jì)保存方面采用創(chuàng)新技術(shù)，實(shí)現(xiàn)了時序結(jié)果的可重復(fù)性，而且其AMBA 4 AXI4 IP 互操作性實(shí)現(xiàn)了整個賽靈思產(chǎn)品系列和目標(biāo)設(shè)計(jì)平臺上的即插即用設(shè)計(jì)，將設(shè)計(jì)生產(chǎn)力提升到全新的高度。新版軟件還集成了對 Spartan-6和Virtex-6 FPGA產(chǎn)品的全面生產(chǎn)支持，通過對軟件基礎(chǔ)架構(gòu)的大量修改，改善了所有領(lǐng)域的運(yùn)行時間和設(shè)計(jì)性能。

基于時序的設(shè)計(jì)保存

每年都有更多的設(shè)計(jì)人員采用FPGA作為其新一代產(chǎn)品的系統(tǒng)平臺。系統(tǒng)的復(fù)雜性導(dǎo)致設(shè)計(jì)人員在達(dá)到結(jié)果質(zhì)量 (QoR) 要求，甚至在部署保持不變的傳統(tǒng)設(shè)計(jì)模塊時，困難重重。努力滿足和達(dá)到時序要求非常耗時，不僅讓人感到苦惱，而且也降低了生產(chǎn)力。一再試圖恢復(fù)關(guān)鍵模塊的時序收斂，即便之后僅對設(shè)計(jì)方案的非關(guān)鍵部分進(jìn)行細(xì)微修改，工程師常常不得不浪費(fèi)大量寶貴的開發(fā)時間。

ISE 12 設(shè)計(jì)套件 的設(shè)計(jì)保存流程能夠解決這一難題，使設(shè)計(jì)人員能將設(shè)計(jì)方案的關(guān)鍵時序部分的布局布線進(jìn)行分區(qū)并鎖定，并通過可重復(fù)的時序結(jié)果重復(fù)使用實(shí)施方案，從而大幅減少了實(shí)現(xiàn)時序收斂所需的迭代次數(shù)。此外，由于其他設(shè)計(jì)也采用完全相同的實(shí)施方案，因此無須重新驗(yàn)證未修改的模塊。由于底層分區(qū)技術(shù)采用了 HDL 設(shè)計(jì)的邏輯分層，因此對采用“最佳實(shí)踐”分層規(guī)則的設(shè)計(jì)方案而言，可最大限度地提高 QoR。這種新的分區(qū)技術(shù)在 ISE 12 部分重配置設(shè)計(jì)流程中也占據(jù)重要地位。

即插即用的IP互操作性

在ISE 12 設(shè)計(jì)套件 實(shí)現(xiàn)的設(shè)計(jì)效率提高中，具有最深遠(yuǎn)價值的就是新一代 AMBA 4 Advanced eXtensible Interface (AXI4) 協(xié)議的推出。該協(xié)議是賽靈思和 ARM 之間的戰(zhàn)略合作舉措，將目前得到支持的多種互聯(lián)接口集成到統(tǒng)一的互操作性協(xié)議中，能在各種嵌入式、DSP 和邏輯／連接領(lǐng)域中使用。這就消除了用不同互聯(lián)標(biāo)準(zhǔn)集成多種 IP 模塊所面臨的設(shè)計(jì)復(fù)雜性，而且還能加速穩(wěn)健可靠的即插即用 IP生態(tài)系統(tǒng)的發(fā)展。

最新 AMBA 4 AXI4 協(xié)議采用了高性能點(diǎn)對點(diǎn)信道架構(gòu)，能最大限度地減少信道流量堵塞，并通過存儲器映射事務(wù)處理最大化數(shù)據(jù)吞吐量。賽靈思與ARM合作確保AXI4、AXI4-Lite 和 AXI4-Stream 規(guī)范能高效使用寄存器 切片，實(shí)現(xiàn)流水線連接，并通過突發(fā)性事務(wù)處理最大限度地提高Fmax性能，為高速串行 IO 提供無限的突發(fā)性尺寸大小。賽靈思預(yù)計(jì)將在 ISE 12 設(shè)計(jì)套件.3 版本中提供對 AXI4 IP 的支持。

全面量產(chǎn)、性能更佳

ISE 12 設(shè)計(jì)套件 以量產(chǎn)級的加速文件為 Spartan-6 和 Virtex-6 FPGA 器件提供支持，可讓 Spartan-6 FPGA -2 速度級的結(jié)構(gòu)性能 (QoR) 平均提升 5%。相對于此前的 ISE 產(chǎn)品而言，經(jīng)過全面優(yōu)化的算法將邏輯綜合速度提升了 2 倍，將大型設(shè)計(jì)的實(shí)施運(yùn)行時間平均加快了 1.3倍。ISE 12 還提供了更多量產(chǎn)級的 IP，為視頻和圖像處理提供了全新 Image Characterization 內(nèi)核，并為無線應(yīng)用提供了 3GPP LTE RACH Detector 內(nèi)核。上述 IP 得到了 Virtex-6 FPGA 多模無線電以及 Spartan-6 FPGA 工業(yè)自動化和工業(yè)成像目標(biāo)設(shè)計(jì)平臺的支持，同時也將得到預(yù)計(jì)將于今年晚些時候推出的 Virtex-6 HXT FPGA 100G OTN 和包處理目標(biāo)設(shè)計(jì)平臺的全力支持。

在ISE 12中，嵌入式設(shè)計(jì)環(huán)境因更加緊密的工具集成和自動化向?qū)Ф玫搅孙@著增強(qiáng)。全新 MicroBlaze 配置向?qū)骨度胧教幚砥髟O(shè)計(jì)在性能、占位面積和吞吐率方面的優(yōu)化得以大幅簡化。這樣，無論是專家級的設(shè)計(jì)人員，還是剛?cè)胄械脑O(shè)計(jì)新手，均可快速創(chuàng)建和／或探索有關(guān)具體配置的設(shè)置選項(xiàng)。此外，嵌入式開發(fā)人員還可利用 ISE環(huán)境中預(yù)配置的集成仿真器 (ISim) 變量和設(shè)置來加速設(shè)計(jì)驗(yàn)證。

平衡功耗、成本和生產(chǎn)力

ISE 12 設(shè)計(jì)套件 有望成為近十年來最受歡迎的產(chǎn)品。在要求嵌入式、DSP 和邏輯／連接領(lǐng)域設(shè)計(jì)人員降低新一代產(chǎn)品功耗、提升性能并降低系統(tǒng)成本的推動下，ISE 12 設(shè)計(jì)套件 應(yīng)運(yùn)而生。ISE 12 能通過在降低功耗與成本方面的軟件創(chuàng)新技術(shù)讓 Virtex-6 和Spartan-6 器件的功能發(fā)揮到極致，并同時提升整體設(shè)計(jì)效率，從而幫助設(shè)計(jì)人員有效平衡上述要求。ISE 與賽靈思的目標(biāo)設(shè)計(jì)平臺戰(zhàn)略相結(jié)合后的潛在優(yōu)勢極其深遠(yuǎn)，它將為更多軟硬件設(shè)計(jì)人員提供更高級的 FPGA 技術(shù)。