美國Cyclos Semiconductor公司宣布，其諧振時鐘網(wǎng)絡（Resonant Clock Mesh）技術被美國AMD公司（Advanced Micro Devices）封裝在了新一代處理內核“Piledriver”（開發(fā)代號）中（英文發(fā)布資料）。此次的成果是兩公司與Cyclos獨立前所在的美國密歇根大學在正于美國舊金山舉行的“ISSCC 2012”上共同發(fā)表的（演講序號：3.7）。
Piledriver是最近開始供貨的 “Bulldozer”的新一代處理器內核架構。將來會應用于服務器MPU“Opteron”等產(chǎn)品。此次采用32nm工藝以Piledriver架構試制了由64個處理單元構成的處理器內核。時鐘頻率超過4GHz。利用Cyclos的揩振時鐘技術實現(xiàn)了該時鐘網(wǎng)絡。采用該技術后，與普通時鐘網(wǎng)絡相比，可將時鐘分配的功耗最大減少24％。另外，不僅功耗大幅降低，時鐘偏移也得到充分減小。整個芯片有望最多降低10％的功耗。
Cyclos以此次的技術實現(xiàn)商用化為目標，于2006年從美國密歇根大學分離后創(chuàng)立。以前曾與英國ARM公司一起使用ARM9內核驗證過該技術的有效性，但以商用為前提得以采用還屬首次。據(jù)Cyclos介紹，諧振時鐘網(wǎng)絡技術的原理并不難。具體而言，就是在時鐘網(wǎng)絡的電容器和新集成的電感器上構成諧振電路，將諧振電路的電容器和電感器之間交換能源時的電氣信號作為時鐘來使用。
諧振電路本身就是時鐘發(fā)生源，因此無需像已有時鐘網(wǎng)絡那樣使用大的時鐘緩沖器。不過，最初需要激發(fā)能量交換，而且當諧振電路損失導致能量交換減緩時還要再次激發(fā)。Cyclos聲稱，即便是如此，這些激發(fā)所需要的功率也遠遠小于已有時鐘網(wǎng)絡的時鐘緩存器的驅動功率。
諧振時鐘網(wǎng)絡技術令人擔心的問題是電感器會不會導致芯片面積增大。對此，Cyclos給出了如下解釋。電感器是新集成的，因此采用該技術后，芯片面積按說會平均增加4～5％。不過，很多微細工藝的SoC，其芯片面積決定于I/O焊盤的數(shù)量，因此芯片上有“空地”。可以說，在這些“空地”嵌入電感器，就等同于實際增加的芯片面積幾乎為零。
據(jù)Cyclos推算，要提供超過1GHz的時鐘，需要集成0.75n～1.25nH的電感器，其面積在100μm×100μm以下。而且，工藝微細化后金屬布線的厚度會增加，還有利于提高電感值。
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