Cadence與ARM、臺(tái)積電攜手跨越16奈米FinFET障礙

 益華電腦(Cadence Design Systems)宣布與 ARM 通力合作，率先在臺(tái)積電的 16奈米 FinFET 制程上實(shí)現(xiàn) ARM Cortex-A57 處理器產(chǎn)品，實(shí)現(xiàn)16nm的效能與功耗承諾。同時(shí)Cadence亦宣布與臺(tái)積電簽署一份為期多年的協(xié)議，針對(duì)行動(dòng)、網(wǎng)路架構(gòu)、伺服器與FPGA應(yīng)用軟體的先進(jìn)制程設(shè)計(jì)，開發(fā) 16奈米 FinFET 技術(shù)專屬設(shè)計(jì)基礎(chǔ)架構(gòu)。

ARM處理器的測(cè)試晶片是運(yùn)用完整 Cadence RTL-to-signoff流程、 Cadence Virtuoso 客制化設(shè)計(jì)平臺(tái)、ARM Artisan 標(biāo)準(zhǔn)單元庫和臺(tái)積電的記憶體巨集(memory macros)設(shè)計(jì)實(shí)現(xiàn)的。Cortex A-57處理器以稱為ARMv8的全新64位元指令集為基礎(chǔ)，專為需要低功耗、高效能的運(yùn)算、網(wǎng)路架構(gòu)與行動(dòng)應(yīng)用軟體而精心設(shè)計(jì)。

臺(tái)積電的16nm FinFET技術(shù)是一項(xiàng)重大突破，能夠讓處理技術(shù)一直延伸到20nm以下。這個(gè)測(cè)試晶片是運(yùn)用FinFET制程技術(shù)專屬的Cadence客制、數(shù)位和signoff解決方案而開發(fā)的，也是通力合作的成果，實(shí)現(xiàn)了許多創(chuàng)新以及制程、設(shè)計(jì)IP和設(shè)計(jì)工具之間的共同優(yōu)化。

運(yùn)用FinFET技術(shù)的16nm制程帶來了新的挑戰(zhàn)，就需要設(shè)計(jì)工具方面的全新開發(fā)。Cadence客制、數(shù)位與signoff產(chǎn)品解決了許多挑戰(zhàn)，例如新的設(shè)計(jì)規(guī)則、3D電晶體的RC萃取、互連與通道專屬電阻模型越來越高的復(fù)雜度、量化的單元庫、支援全新電晶體模型庫的特性，以及跨多層的雙重曝光。

針對(duì)16nm FinFET技術(shù)，Cadence也與臺(tái)積電簽署了一份為期多年的協(xié)議，針對(duì)行動(dòng)、網(wǎng)路架構(gòu)、伺服器與FPGA應(yīng)用軟體的先進(jìn)制程設(shè)計(jì)，開發(fā)16奈米FinFET技術(shù)專屬設(shè)計(jì)基礎(chǔ)架構(gòu)。這項(xiàng)深度合作在設(shè)計(jì)流程中比一般更早的階段便已展開，將有效地解決FinFET專屬的設(shè)計(jì)挑戰(zhàn)──從設(shè)計(jì)分析一直到signoff──也將提供必須的基礎(chǔ)架構(gòu)，實(shí)現(xiàn)超低功耗、高效能晶片。

FinFET有助于提供功耗、效能與面積(PPA)優(yōu)勢(shì)，這是在16奈米和以下制程技術(shù)開發(fā)高度與眾不同SoC設(shè)計(jì)的必備要項(xiàng)。與一般平面FET截然不同，F(xiàn)inFET采用從基底突出的垂直鰭狀結(jié)構(gòu)，眾多閘極包裹在鰭的上方與周圍，產(chǎn)生許多具備低泄漏電流與快速交換效能的電晶體。這長(zhǎng)期的Cadence-TSMC合作關(guān)系將創(chuàng)建設(shè)計(jì)基礎(chǔ)架構(gòu)，在行動(dòng)與企業(yè)應(yīng)用專屬的先進(jìn)FinFET設(shè)計(jì)方面，滿足晶片設(shè)計(jì)人員所需的精準(zhǔn)電氣特性與寄生模型的需求。