降功效，提速度，三維垂直型存儲器設(shè)計領(lǐng)域取得進展

近日，中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所相變存儲器課題組針對三維垂直型存儲器，從理論上總結(jié)了芯片速度受限的原因和偏置方法的相關(guān)影響，提出了新型的偏置方法和核心電路，相關(guān)成果以研究長文的形式發(fā)表在2018年7月的國際超大規(guī)模集成電路期刊IEEE Transactions on Very Large Scale Integration (VLSI) Systems [vol. 26, no. 7, pp. 1268-1276]上。審稿人認為，該論文首次將動態(tài)仿真應(yīng)用于三維垂直型存儲器。

三維集成電路是維持集成電路產(chǎn)業(yè)高速發(fā)展的關(guān)鍵，而三維存儲器更是三維集成技術(shù)中的領(lǐng)跑者。三維新型非易失存儲器因其獨特的速度、密度和壽命優(yōu)勢，被寄予革新現(xiàn)有計算架構(gòu)的厚望，是國際上的競爭焦點。作為三維新型非易失存儲器的兩種主流陣列結(jié)構(gòu)之一，當(dāng)前三維垂直型陣列結(jié)構(gòu)的研究主要集中在器件和陣列層面。但是，三維存儲器在垂直方向的集成、新型偏置方法和新的存儲器件影響了芯片的速度和可靠性，給三維存儲器的芯片設(shè)計方法學(xué)帶來了重大挑戰(zhàn)。

針對這一挑戰(zhàn)，中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所雷宇等人首先提出三維垂直型存儲器新型偏置方法，與傳統(tǒng)偏置方法相比，新型偏置方法支持子陣列中的單個比特讀取，降低了功耗，提高了讀寫速度，提高了讀正確率;根據(jù)新型偏置方法設(shè)計了芯片陣列核心電路;分析了影響芯片讀出操作的主要因素;提出變化參考與寄生匹配讀出電路，該電路讀取速度快，讀取正確率高，可適用于各種類型、不同容量的三維垂直型存儲器;實驗結(jié)果表明：提出的讀出電路隨機讀取時間比傳統(tǒng)方法縮短了75%，典型和最差電阻時的誤讀取數(shù)量與傳統(tǒng)方法相比分別減少了100%和95.31%。

該論文在國際上首次歸納和分析了影響三維垂直型存儲器讀出操作的主要因素，提出了三維垂直型新型存儲器的首個集成電路設(shè)計，也是世界上首篇關(guān)于三維垂直型新型存儲器集成電路設(shè)計的論文。研究成果為三維垂直型存儲器的工程實現(xiàn)提供了技術(shù)參考，并推動了三維存儲器芯片設(shè)計方法學(xué)的進步。

雷宇為論文的第一作者，研究工作在研究員宋志棠的領(lǐng)導(dǎo)下展開。研究工作得到了中科院戰(zhàn)略性先導(dǎo)科技專項、國家集成電路重大專項、國家自然科學(xué)基金、上海市科委等支持。