一種高可靠刀閘接口箱控制器的設(shè)計(jì)

數(shù)字化變電站的核心思想是設(shè)備智能化、信息互動化、控制網(wǎng)絡(luò)化、功能一體化、狀態(tài)可視化，最終實(shí)現(xiàn)高可靠的堅(jiān)強(qiáng)智能電網(wǎng)。數(shù)字化變電站與傳統(tǒng)變電站相比在間隔層和一次設(shè)備之間增加了一個(gè)強(qiáng)大的過程層業(yè)務(wù)單元，可以把現(xiàn)有一次設(shè)備接入數(shù)字化變電站。過程層主要設(shè)備為智能接口單元：包含斷路器操作箱和刀閘接口控制箱，本文介紹刀閘接口控制箱的實(shí)現(xiàn)。

刀閘接口箱用來控制隔離開關(guān)，其可靠性成為數(shù)字化站檢修的關(guān)鍵部位，因此需要設(shè)計(jì)一種高可靠裝置以防止帶負(fù)荷拉、合隔離開關(guān)，帶電合接地刀閘，帶接地線(接地刀閘)合斷路器(隔離開關(guān))。裝置還要滿足智能控制、通訊以保障符合IEC61850標(biāo)準(zhǔn)運(yùn)行。本文介紹利用雙FPGA實(shí)現(xiàn)刀閘接口箱的高可靠性以及通訊控制的設(shè)計(jì)方法。

一個(gè)220 kV斷路器需要7個(gè)隔離刀閘，一個(gè)隔離刀閘需要6個(gè)開關(guān)量采集點(diǎn)以及1組帶閉鎖的組合觸點(diǎn)。6個(gè)開關(guān)量分別用于采集三相刀閘的的開和關(guān)位置信息。刀閘接口控制箱除實(shí)現(xiàn)上述功能外，還具備信號指示燈控制、多種自檢功能、通訊控制、現(xiàn)場狀態(tài)信號采集和上傳、上級控制命令接收、解析、執(zhí)行等，其功能框圖如圖1所示。為了實(shí)現(xiàn)高可靠性控制，邏輯上采用了雙FPGA控制，驅(qū)動電路上采用獨(dú)立雙啟動，采用多繼電器“邏輯與”組合實(shí)現(xiàn)出口控制。防止刀閘檢修時(shí)隔離開關(guān)誤閉合導(dǎo)致人員傷亡事件發(fā)生。

數(shù)字量開入用于采集現(xiàn)場信號狀態(tài)和邏輯控制硬壓板，開入電路均具備一定的抗干擾能力；出口電路具備7路分閘、7路合閘以及7路閉鎖用于執(zhí)行相應(yīng)的回路分閘與合閘。開入和出口均有強(qiáng)弱電隔離回路，能夠保障4級快速瞬變和浪涌4級抗擾度實(shí)驗(yàn)。光收發(fā)通道用于實(shí)現(xiàn)遠(yuǎn)動控制，實(shí)現(xiàn)現(xiàn)場數(shù)據(jù)和裝置狀態(tài)量上傳和接收控制命令，實(shí)現(xiàn)刀閘分合操作。還有14路指示燈用于指示分合閘位置和裝置運(yùn)行狀態(tài)。裝置還有一個(gè)CPU單元用于數(shù)據(jù)運(yùn)算和解析執(zhí)行命令。CPU單元與第一個(gè)FPGA之間通過串口交換數(shù)據(jù)，通過GPIO與第二個(gè)FPGA交換數(shù)據(jù)和命令。兩塊FPGA獨(dú)立啟動和出口；然后再把出口繼電器觸點(diǎn)進(jìn)行邏輯組合實(shí)現(xiàn)更高等級的可靠傳動。出口自檢回路包括啟動自檢、擊穿自檢和斷線自檢。其中啟動和斷線故障立即報(bào)警，擊穿故障時(shí)立即閉鎖出口。硬件設(shè)計(jì)的核心為兩塊相同的FPGA，該裝置的所有邏輯功能都是利用這兩塊FPGA芯片實(shí)現(xiàn)。該芯片選用XILINX的XC3S50AN，擁有50 k個(gè)系統(tǒng)門、1 584個(gè)邏輯單元、1 MbitFlashROM、65 KRAM、3個(gè)乘法器、2個(gè)DCM時(shí)鐘管理器；最大可提供144個(gè)IO口。該芯片還具有低功耗、靈活的信號電平兼容性；內(nèi)核1．2 V、IO為3．3 VTTL支持5 V容限輸入。PU單元采用具備串口和GPIO的單元，限于篇幅這里不作介紹，本方案重點(diǎn)是采用先進(jìn)的出口自檢、啟動以及出口邏輯組合；FPGA的系統(tǒng)設(shè)計(jì)方案：電源管理、復(fù)位電路、時(shí)鐘分配以及FPGA配置電路的設(shè)計(jì)。

本裝置需要以下等級電源：24 V電源為出口繼電器提供驅(qū)動、5 V電源為光信號收發(fā)模塊提供驅(qū)動、3．3 V電源為FPGA的IO、時(shí)鐘電路提供驅(qū)動電源、1．2 V為FPGA內(nèi)核提供工作電源。選用免維護(hù)的LAMDA電源模塊HWS50／HD把直流220 V轉(zhuǎn)換為+24 V；DC—DC模塊PSS3—24—5把+24 V轉(zhuǎn)換到+5 V。FPGA所需要的3．3 V和1．2 V則選用高效電源管理芯片ISL6410AIU和MIC39101—3．3BM，其實(shí)現(xiàn)方法如圖2所示。U1-4腳為1．2 V電源建立完成標(biāo)志，使用該信號控制U2-1腳3．3 V電源使能，保證內(nèi)核電源可靠工作后再建立IO電源。L1為濾波電感器，應(yīng)保證負(fù)載的通流能力，選用coilcraft公司的DO1813H—153MLD型號。選用高可靠性的集成電路ADM6711TAKS實(shí)現(xiàn)手動復(fù)位和電平門檻監(jiān)視復(fù)位。復(fù)位輸出信號PORESET#為低電平有效，保障整個(gè)系統(tǒng)可靠復(fù)位。選用epson公司的高精度低溫漂晶體振蕩器OCETGLJ-16 M，所需電源為3．3 V，輸出時(shí)鐘為16 MHz，連接到FPGA的全局時(shí)鐘入口，可以直接驅(qū)動兩個(gè)FPGA。

為了實(shí)現(xiàn)出口閉鎖，設(shè)計(jì)了出口啟動電路，只有出口電路和啟動電路同時(shí)動作時(shí)才能把信號開出。為了防止電路故障而導(dǎo)致拒動，設(shè)計(jì)了啟動及出口回路的自檢電路如圖3所示。兩個(gè)FPGA各有一套完整的啟動及自檢回路，組合出口是利用兩個(gè)FPGA驅(qū)動的繼電器觸點(diǎn)進(jìn)行“邏輯與”后實(shí)現(xiàn)出口。啟動自檢方法：關(guān)閉出口信號(OUT1高電平)，打開啟動繼電器(START低電平)；OP1導(dǎo)通，J1動作+24VC接通24 V電源、OP2導(dǎo)通，OUT_RET變?yōu)榈碗娖剑瑢?shí)現(xiàn)啟動自檢。出口自檢方法：關(guān)閉啟動繼電器(START高電平)，打開出口(OUT1低電平)；OP3、OP4導(dǎo)通，OUT_ RET變?yōu)榈碗娖?，?shí)現(xiàn)出口回路自檢。多路出口自檢時(shí)，需要每一路輪流自檢，由于可能會有干擾，可以通過設(shè)定某一路10輪自檢均錯(cuò)誤時(shí)才判定該回路故障。

本方案由于沒有主控單元(MCU)，需要接受上位機(jī)的指令并執(zhí)行相應(yīng)功能。所以出口控制的實(shí)現(xiàn)都要依賴于FPGA，在每個(gè)FPGA中均設(shè)計(jì)啟動和出口自檢以及數(shù)據(jù)交換處理功能，功能如圖4所示，第二塊FPGA可以參考第一塊設(shè)計(jì)，F(xiàn)PGA2通過串口把自己的狀態(tài)提供給FPGA1，兩塊FPGA均是通過接收上位機(jī)的命令執(zhí)行相應(yīng)的功能。

信息收發(fā)模塊：主要有命令接收、信息發(fā)送回路，在FPGA中做一個(gè)異步接收器、串并轉(zhuǎn)換器件，把接收到的數(shù)據(jù)存入命令緩沖區(qū)。把現(xiàn)場的狀態(tài)信息通過開入回路采集后存入狀態(tài)緩沖區(qū)，當(dāng)收到回傳信息命令后把信息數(shù)據(jù)轉(zhuǎn)換為串行格式通過光發(fā)送模塊送出數(shù)據(jù)。功能框圖如圖5所示。

命令執(zhí)行模塊包括：出口啟動、出口使能、出口傳動功能。命令執(zhí)行電路讀取存放在信息緩存中命令數(shù)據(jù)，接收到啟動命令時(shí)，啟動出口電源，為隨時(shí)出口做準(zhǔn)備，其間沒有出口命令并且啟動故障消失時(shí)，啟動返回。當(dāng)接收到出口命令時(shí)，執(zhí)行出口命令；啟動及出口命令發(fā)出后，通過硬件執(zhí)行電路驅(qū)動隔離開關(guān)閉合或斷開。并把執(zhí)行結(jié)果存入狀態(tài)信息緩存。功能框圖如圖6所示。

時(shí)鐘生成模塊在實(shí)現(xiàn)出口自檢、使能時(shí)需要1μs、64μs和128μs的時(shí)鐘，實(shí)現(xiàn)指示燈閃爍時(shí)需要500μs時(shí)鐘。利用FPGA的DMC模塊把16 MHz的時(shí)鐘分成系統(tǒng)所需的時(shí)鐘。時(shí)鐘仿真圖如圖7所示。

軟件編程按照分層模塊的方式進(jìn)行，采用常用的硬件編程語言VHDL；兩塊FPGA獨(dú)立編譯分別下載，保證邏輯和實(shí)現(xiàn)的獨(dú)立性。編譯環(huán)境為XILINX的免費(fèi)軟件ISE軟件，版本號位10．3．1，該軟件有非常強(qiáng)大的功能，具備很多常用的IP核，可以直接加載。自帶仿真軟件可以實(shí)現(xiàn)邏輯和時(shí)序仿真。配合XILINX的另一款邏輯分析軟件chipscope可以在線探測芯片實(shí)際運(yùn)行狀態(tài)，測試邏輯和時(shí)序錯(cuò)誤。綜合使用軟件能夠快速實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)。軟件功能框圖已經(jīng)給出，限于篇幅VHDL語言的程序代碼不再給出。

本系統(tǒng)兩塊FPGA全部使用ISP方案，利用FPGA的JTAG接口，把編程數(shù)據(jù)下載到內(nèi)部的FLASMROM內(nèi)。XC3S50AN的配置模式控制管腳M2、M1、M0決定FPGA引導(dǎo)配置數(shù)據(jù)的方法，計(jì)有8種。系統(tǒng)上電時(shí)，給PROG_B一個(gè)低電平，觸發(fā)一次數(shù)據(jù)配置，在INIT_B低電平期間讀取M2：M1：M0狀態(tài)決定數(shù)據(jù)引導(dǎo)方式。本系統(tǒng)選用INTERNAL MASTER SPI MODE[0：1：1]。其中方便調(diào)試的JTAG MODE[1：0：1]可以支持JTAG口直接配置FPAG數(shù)據(jù)用于帶電調(diào)試，當(dāng)斷電后數(shù)據(jù)丟失。XC3S50AN參與配置的管腳及功能如表1所示。

本設(shè)計(jì)為保證可靠性選用了2塊FPGA同時(shí)工作，它們之間通過模擬串行口交換信息可以實(shí)現(xiàn)相互邏輯上閉鎖。在電路出口處把2塊FPGA驅(qū)動的繼電器觸點(diǎn)串聯(lián)后作為最終的出口控制，又在硬體電路上實(shí)現(xiàn)邏輯閉鎖。如此可以保證裝置的可靠動作，不會再有誤動作發(fā)生。

該方案設(shè)計(jì)的刀閘接口控制箱單元，已經(jīng)制成產(chǎn)品調(diào)試成功，并完成型式試驗(yàn)。在數(shù)字化變電站試運(yùn)行，運(yùn)行中沒有發(fā)現(xiàn)問題。測試環(huán)節(jié)進(jìn)行了以下測試。

主要測試電源系統(tǒng)工作電壓值及上電時(shí)序如圖8所示，通道1至3分別為1．2、5、3．3 V電壓建立波形，對于FPGA要求內(nèi)核電源1．2 V建立完成后才能允許IO模塊電源3．3 V建立。圖9中通道4為3．3 V電源。通道1為FPGA程序引導(dǎo)完成信號DONE，DONE完成后FPGA內(nèi)部邏輯可以正常工作。通道3為上電復(fù)位信號，該信號復(fù)位期間所有邏輯信號處在復(fù)位狀態(tài)，完成復(fù)位后系統(tǒng)就可以正常工作了。

一般通過仿真和黑盒測試兩種方法，每一個(gè)功能模塊可以通過設(shè)定邊界條件測試功能完整性，整體邏輯功能一般通過測試輸入信號和輸出信號的邏輯關(guān)系，然后測試整套裝置的功能完整性。

整套裝置按照設(shè)計(jì)技術(shù)指標(biāo)測試功能和性能，主要測試了開關(guān)量動作值、動作時(shí)間、分辨率，光口通訊測試以及整裝置環(huán)境適應(yīng)性和EMC電磁兼容測試。均達(dá)到了設(shè)計(jì)要求，已經(jīng)通過試驗(yàn)，滿足現(xiàn)場運(yùn)行條件。

由于方案應(yīng)用了軟體邏輯和出口驅(qū)動電路雙重閉鎖，使裝置的運(yùn)行可靠性有了很大提高，誤動的可能性降到極小。測試和現(xiàn)場運(yùn)行證明該方案是可靠的。該方案可推廣到其他對動作可靠性要求高的場合。但是該方案為提高動作可靠性而增加了相對冗余的軟件邏輯和硬件資源，必將提高系統(tǒng)制造成本。