基于FPGA的ARINC429總線接口卡設(shè)計(jì)

引言

ARINC429總線廣泛應(yīng)用于商務(wù)運(yùn)輸航空領(lǐng)域，如空中客車A310/A320、A330/A340飛機(jī)，波音公司727、737、747、757和767飛機(jī)，麥道公司MD-11飛機(jī)等。它采用異步雙極性歸零碼進(jìn)行數(shù)據(jù)的編碼，并通過雙絞線傳輸，具有很強(qiáng)的抗干擾性能。目前市場上的ARINC429總線接口設(shè)計(jì)一般都采用專用接口芯片，如Device Engineering公司的DEI-1016，INTERSIL公司的HS-3282等，這些專用芯片價(jià)格昂貴，且路數(shù)有限，使用非常不靈活。本設(shè)計(jì)將ALTERA公司的FPGA芯片應(yīng)用于ARINC429標(biāo)準(zhǔn)數(shù)據(jù)傳輸，并完成了與計(jì)算機(jī)USB接口的通信，有效縮小了系統(tǒng)體積并降低了成本，同時(shí)也增加了系統(tǒng)配置的靈活度。

ARINC429總線數(shù)據(jù)

ARINC429數(shù)據(jù)總線協(xié)議規(guī)定一個(gè)數(shù)據(jù)字由32位組成，以脈沖形式發(fā)送，采用雙極性歸零碼，碼速率為12.5kb/s或100kb/s。電氣特性為：高電平(+10V)為邏輯1；低電平(-10V)為邏輯0；0電平(0V)發(fā)送自身時(shí)鐘脈沖，字與字之間以一定間隔(不少于4位)分開，以此間隔作為字同步。一個(gè)32位的數(shù)據(jù)字由五部分組成：標(biāo)志位(LABEL)，用于標(biāo)識(shí)傳輸數(shù)據(jù)的信息類型；源/目的標(biāo)識(shí)碼(S/D)，用于判斷在一個(gè)多系統(tǒng)中的源系統(tǒng)；數(shù)據(jù)區(qū)(DATA)；符號(hào)/狀態(tài)位(SSM)，用于標(biāo)識(shí)數(shù)據(jù)字的特征或數(shù)據(jù)發(fā)生器的狀態(tài)；奇偶校驗(yàn)位(PARITY)，ARINC429數(shù)字信息傳輸使用奇校驗(yàn)。

FPGA內(nèi)部邏輯設(shè)計(jì)

根據(jù)ARINC429總線協(xié)議，要完成數(shù)據(jù)的收發(fā)以及對(duì)USB總線接口的邏輯控制， FPGA 芯片應(yīng)完成的邏輯功能框圖如圖1所示，其中虛線框中是FPGA實(shí)現(xiàn)的部分。

發(fā)送器

發(fā)送器結(jié)構(gòu)如圖2所示，由緩沖存儲(chǔ)器、信號(hào)發(fā)生器和發(fā)送控制邏輯三部分構(gòu)成，用于將來自總線接口通信模塊的32位429格式數(shù)據(jù)轉(zhuǎn)換成調(diào)制前的兩路串行數(shù)據(jù)，即圖2中TTL0和TTL1。其中使用緩存是為了提高數(shù)據(jù)傳輸速度，用戶向緩存寫進(jìn)想要發(fā)送的多個(gè)32位數(shù)據(jù)字后，就可以通過entx信號(hào)控制數(shù)據(jù)從緩存連續(xù)不斷地讀出，并經(jīng)過信號(hào)發(fā)生器轉(zhuǎn)換成串行數(shù)據(jù)后送給總線驅(qū)動(dòng)電路。在這里，緩存是直接調(diào)用ALTERA提供的LPM_FIFO+宏功能模塊來實(shí)現(xiàn)的。

信號(hào)發(fā)生器由位計(jì)數(shù)器、字間隔計(jì)數(shù)器、碼元調(diào)制、移位寄存器以及相應(yīng)的控制邏輯組成，結(jié)構(gòu)如圖3所示。其中，位數(shù)計(jì)數(shù)器用來控制429數(shù)字字的位數(shù)，字間隔計(jì)數(shù)器用于產(chǎn)生字間隔。在本設(shè)計(jì)中，采用狀態(tài)機(jī)來實(shí)現(xiàn)信號(hào)發(fā)生器的功能，共分3個(gè)狀態(tài)：

a）IDLE：初始狀態(tài)，當(dāng)復(fù)位或是發(fā)送完一個(gè)32位數(shù)后進(jìn)入該狀態(tài)，在該狀態(tài)完成字間隔的產(chǎn)生，并用移位寄存器的load信號(hào)來鎖存待轉(zhuǎn)換數(shù)據(jù)，并在至少四位字間隔后進(jìn)入TRANS狀態(tài)，否則等到直到有新數(shù)據(jù)載入。

b）TRANS：進(jìn)行數(shù)據(jù)的并串轉(zhuǎn)換，同時(shí)進(jìn)行奇偶校驗(yàn)，即每產(chǎn)生一位串行數(shù)據(jù)就進(jìn)行一次異或運(yùn)算，并由位數(shù)計(jì)數(shù)器控制計(jì)到31時(shí)就進(jìn)入PARITY狀態(tài)。

c）PARITY：輸出奇偶校驗(yàn)位并回到IDLE狀態(tài)。

碼元調(diào)制是在信號(hào)busy的有效區(qū)間內(nèi)，將串行輸出數(shù)據(jù)serial_data與時(shí)鐘做邏輯運(yùn)算得到的TTL0和TTL1（如圖4）送至外部調(diào)制電路，并轉(zhuǎn)換為429總線規(guī)范要求的雙極性歸零信號(hào)。其verilog語言描述如下：

always @(busy，clk_tx，serial_data)

begin

if (busy)

begin

TTL1<=serial_data&clk_tx;

TTL0<=~serial_data&clk_tx;

end

else begin

TTL1<=0;

TTL0<=0;

end

end

endmodule

發(fā)送控制邏輯用于協(xié)調(diào)緩存和信號(hào)發(fā)生器之間的數(shù)據(jù)傳遞。在緩存非空、busy無效（信號(hào)發(fā)生器狀態(tài)機(jī)處于TRANS狀態(tài)下busy有效）的條件下，一旦允許轉(zhuǎn)換信號(hào)entx有效，便開啟緩存的讀使能rden，并產(chǎn)生轉(zhuǎn)換數(shù)據(jù)的裝載信號(hào)load，以完成緩存數(shù)據(jù)的自動(dòng)轉(zhuǎn)換和發(fā)送。

接收器

雙極性的ARINC429 信號(hào)通過解調(diào)電路轉(zhuǎn)換為兩路TTL 信號(hào)，TTL1和TTL0。后經(jīng)接收器轉(zhuǎn)換成32位并行數(shù)據(jù)供主機(jī)讀取。接收器結(jié)構(gòu)如圖5所示。為使數(shù)據(jù)接收具有一定的抗干擾能力，本設(shè)計(jì)采用一個(gè)16倍于碼速率的高速時(shí)鐘對(duì)數(shù)據(jù)進(jìn)行檢測。同步字頭檢測模塊對(duì)高速時(shí)鐘進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值計(jì)滿64（對(duì)應(yīng)4位字間隔），即產(chǎn)生一個(gè)位接收允許信號(hào)rec_en，該信號(hào)啟動(dòng)位檢測模塊。位檢測模塊對(duì)TTL0和TTL1信號(hào)進(jìn)行監(jiān)控，一旦兩路串行數(shù)據(jù)中任一路為高，則標(biāo)志有效數(shù)據(jù)開始發(fā)送。位檢測模塊對(duì)每一位數(shù)據(jù)進(jìn)行三次檢測，在碼元的前半周期檢測兩次，后半周期檢測一次，只有這三次檢測都符合429信號(hào)標(biāo)準(zhǔn)才能被視為有效數(shù)據(jù)，否則報(bào)錯(cuò)并自動(dòng)丟棄。字檢測模塊將正確檢出的位轉(zhuǎn)換為并行數(shù)據(jù)并做奇偶校驗(yàn)和SDI校驗(yàn)，校驗(yàn)正確后數(shù)據(jù)被鎖存，并產(chǎn)生接收完成信號(hào)rec_done向主機(jī)發(fā)出中斷請(qǐng)求。

時(shí)鐘發(fā)生器

時(shí)鐘發(fā)生器對(duì)外部晶振（本設(shè)計(jì)采用的是12.8MHz的時(shí)鐘頻率）分頻產(chǎn)生100kHz和12.5kHz高低速率兩個(gè)發(fā)送時(shí)鐘，以及16倍于發(fā)送時(shí)鐘頻率的接收時(shí)鐘，高低速率可通過控制寄存器中相應(yīng)位來選擇。在本設(shè)計(jì)中遵循同步設(shè)計(jì)原則，不是將分頻時(shí)鐘直接當(dāng)時(shí)鐘用，而是采用了時(shí)鐘使能的方法，將分頻時(shí)鐘作為觸發(fā)器的使能控制。本設(shè)計(jì)的關(guān)鍵部分都采用了狀態(tài)機(jī)的方式，將分頻時(shí)鐘用做狀態(tài)機(jī)狀態(tài)間相互轉(zhuǎn)換的先決條件，從而實(shí)現(xiàn)了在整個(gè)設(shè)計(jì)中只有一個(gè)全局時(shí)鐘，避免了時(shí)鐘“滿天飛”的問題。

USB總線接口通信模塊

USB接口控制邏輯完成以下任務(wù)：通過對(duì)USB協(xié)議處理芯片本地端的地址譯碼完成429總線接口的各種操作，如配置控制寄存器、寫數(shù)據(jù)發(fā)送緩存以及讀接收數(shù)據(jù)等。當(dāng)主機(jī)要發(fā)送數(shù)據(jù)時(shí)，接口通信模塊將收到的8位數(shù)據(jù)按照429數(shù)字字的編碼格式組裝成32位數(shù)據(jù)，并產(chǎn)生控制信號(hào)。將組裝好的32位數(shù)據(jù)寫入發(fā)送器的緩存中，之后根據(jù)總線譯碼，產(chǎn)生自動(dòng)發(fā)送控制信號(hào)，通知發(fā)送器進(jìn)行自動(dòng)轉(zhuǎn)換和發(fā)送。同樣地，當(dāng)接收完一個(gè)32位數(shù)據(jù)時(shí)，將這個(gè)32位數(shù)拆分成4個(gè)8位寄存器供主機(jī)讀取，它們中的一個(gè)對(duì)應(yīng)標(biāo)志位(LABEL)，另外有兩個(gè)對(duì)應(yīng)數(shù)據(jù)區(qū)(DATA)，最后一個(gè)包含了數(shù)據(jù)字中剩余部分的信息。

仿真與驗(yàn)證

本設(shè)計(jì)采用ModelSim SE 6.1b，對(duì)經(jīng)過quartus6.0綜合布局布線后的設(shè)計(jì)進(jìn)行時(shí)序仿真驗(yàn)證。圖6和圖7分別為發(fā)送模塊和接收模塊在ModelSim中的時(shí)序仿真圖。

圖6中data為要發(fā)送的并行32位ARINC429數(shù)據(jù)0x5a5a5a5a，mclk為全局時(shí)鐘信號(hào)，clk_tx和clk_tx_en分別是發(fā)送時(shí)鐘(占空比為50％)和同頻的發(fā)送時(shí)鐘使能信號(hào)，aout、bout即上文中發(fā)送器的輸出TTL1、TTL0，busy表示正在進(jìn)行轉(zhuǎn)換。圖7中mclk為全局時(shí)鐘信號(hào)，ckl_rx_en是接收時(shí)鐘使能信號(hào)，_429ain、_429bin為接收器的輸入TTL1、TTL0，dout為收到的ARINC429數(shù)據(jù)0x75555555，以并行32位數(shù)據(jù)格式存入寄存器中，rec_done為接收完一個(gè)429數(shù)據(jù)發(fā)出的中斷信號(hào)。由時(shí)序仿真結(jié)果可以看出，F(xiàn)PGA可以正確實(shí)現(xiàn)ARINC429數(shù)據(jù)的發(fā)送和接收。

在后期板級(jí)調(diào)試中，將自制板卡與現(xiàn)在市場上出售的429總線接口卡進(jìn)行對(duì)接通信的方法來驗(yàn)證，證明了本設(shè)計(jì)的FPGA協(xié)議處理和驅(qū)動(dòng)電路工作無誤，可以正確進(jìn)行429數(shù)據(jù)的收發(fā)，完成429總線的數(shù)據(jù)通訊。

結(jié)束語

本設(shè)計(jì)采用了ALTERA公司的FPGA芯片EP2C5Q208和CYPRESS公司的USB協(xié)議處理芯片CY7C68013以及外圍的調(diào)制解調(diào)電路，實(shí)現(xiàn)了4路收發(fā)的429總線數(shù)據(jù)傳輸接口，并完成了與上位計(jì)算機(jī)的通信。該系統(tǒng)大部分功能都是在同一FPGA芯片內(nèi)部實(shí)現(xiàn)的，發(fā)揮了FPGA的優(yōu)勢，提高了系統(tǒng)的穩(wěn)定性、集成度，并增強(qiáng)了抗干擾能力。利用FPGA的可重配置性，可以實(shí)現(xiàn)更多路ARINC429信號(hào)的接收與發(fā)送，可以大大降低重量、體積及成本，這在機(jī)載航空總線數(shù)據(jù)處理中具有較大的實(shí)用價(jià)值。