[導讀]瑞薩電子開發(fā)出了利用與標準CMOS工藝相近的方法在邏輯LSI中混載DRAM的技術（圖1）。該項技術面向28nm工藝以后的產品，瑞薩電子將把該工藝的SoC（SystemonaChip）生產全面委托給代工企業(yè)。瑞薩電子計劃通過該項技術，
瑞薩電子開發(fā)出了利用與標準CMOS工藝相近的方法在邏輯LSI中混載DRAM的技術（圖1）。該項技術面向28nm工藝以后的產品，瑞薩電子將把該工藝的SoC（SystemonaChip）生產全面委托給代工企業(yè)。
瑞薩電子計劃通過該項技術，把由外部供應商面向代工企業(yè)的標準CMOS工藝而開發(fā)的IP內核，與DRAM一起配備在SoC中。原因是該技術將成為開發(fā)負擔越來越重的尖端工藝SoC的“短時間低成本開發(fā)方法”（瑞薩電子技術開發(fā)總部先行研究統(tǒng)括部長渡邊啟仁）。瑞薩在2010年12月于美國舊金山舉行的半導體制造技術國際會議“IEDM2010”上公布了該項技術的詳細情況。
在布線層中嵌入電容器
為實現(xiàn)DRAM混載LSI，迄今需要特殊的制造技術。原因是原來難以在晶體管層和布線層中嵌入DRAM的電容器，需要嵌入電容器的二氧化硅（SiO2）層。具體方法是在晶體管層的上面積層SiO2層并嵌入電容器，然后在其上面設置布線層。
據(jù)瑞薩介紹，迄今由于存在該SiO2層，很難與邏輯LSI一樣以標準CMOS工藝來制造DRAM混載LSI，制造技術和電路設計的大部分“均采用自主標準”（渡邊）。由于難以沿用面向標準CMOS工藝開發(fā)的IP內核，所以SoC開發(fā)時間的延長和開發(fā)成本的增加就無法避免。
因此，瑞薩此次開發(fā)出了在布線層的低介電率（low-k）膜中嵌入電容器的方法。由此可以無需SiO2層，并通過與標準CMOS工藝幾乎相同的工藝來混載DRAM?；旧?，只需在邏輯LSI的布線工藝中追加嵌入電容器這一工藝即可。
該方法與原方法相比，可以輕松支持DRAM混載LSI實現(xiàn)細微化。原因是新方法無需使用旁路連接器（BypassContact），由此可以減少寄生電阻和寄生電容。旁路連接器是為了連接邏輯LSI用晶體管和布線層，穿過SiO2層而設置的金屬線纜。在28nm以后工藝中，很可能會由于起因于旁路連接器寄生電阻和寄生電容的信號延遲，而導致LSI的處理性能下降。
在low-k膜中嵌入電容器時，存在幾個技術課題。最大課題是在low-k膜上開孔、然后通過CVD法嵌入電容器時，金屬電極用原料氣會擴散到多孔質low-k膜中。這樣一來，low-k膜的絕緣破壞強度就會降低。
采用CVD法形成TiN膜時，如果金屬原料氣擴散到多孔質low-k膜中，容易使絕緣破壞強度發(fā)生劣化。此次，使尺寸較大的有機Ti分子在未分解的狀態(tài)下吸附在多孔質low-k膜上，從而防止了該現(xiàn)象。圖表由本網站根據(jù)瑞薩電子的發(fā)布資料制作而成。
瑞薩此次對電容器下部電極中使用的TiN膜的成膜方法進行了改進，從而克服了該課題。具體方法是，使尺寸比多孔質low-k膜上的空孔還要大的有機Ti分子，在未分解的情況下吸附在多孔質low-k膜表面上。如果通過這個有機Ti分子的氮化反應來使TiN膜成膜，那么包含Ti在內的原料氣就不會擴散到多孔質low-k膜中。
此次方法的通用性較高，還有望推廣到在邏輯LSI中混載新型非易失性存儲器的技術中。例如，可以通過將DRAM用電容器替換為TMR（通道磁阻）元件來混載MRAM。
瑞薩電子計劃通過該項技術，把由外部供應商面向代工企業(yè)的標準CMOS工藝而開發(fā)的IP內核，與DRAM一起配備在SoC中。原因是該技術將成為開發(fā)負擔越來越重的尖端工藝SoC的“短時間低成本開發(fā)方法”（瑞薩電子技術開發(fā)總部先行研究統(tǒng)括部長渡邊啟仁）。瑞薩在2010年12月于美國舊金山舉行的半導體制造技術國際會議“IEDM2010”上公布了該項技術的詳細情況。
在布線層中嵌入電容器
為實現(xiàn)DRAM混載LSI，迄今需要特殊的制造技術。原因是原來難以在晶體管層和布線層中嵌入DRAM的電容器，需要嵌入電容器的二氧化硅（SiO2）層。具體方法是在晶體管層的上面積層SiO2層并嵌入電容器，然后在其上面設置布線層。
據(jù)瑞薩介紹，迄今由于存在該SiO2層，很難與邏輯LSI一樣以標準CMOS工藝來制造DRAM混載LSI，制造技術和電路設計的大部分“均采用自主標準”（渡邊）。由于難以沿用面向標準CMOS工藝開發(fā)的IP內核，所以SoC開發(fā)時間的延長和開發(fā)成本的增加就無法避免。
因此，瑞薩此次開發(fā)出了在布線層的低介電率（low-k）膜中嵌入電容器的方法。由此可以無需SiO2層，并通過與標準CMOS工藝幾乎相同的工藝來混載DRAM?；旧?，只需在邏輯LSI的布線工藝中追加嵌入電容器這一工藝即可。
該方法與原方法相比，可以輕松支持DRAM混載LSI實現(xiàn)細微化。原因是新方法無需使用旁路連接器（BypassContact），由此可以減少寄生電阻和寄生電容。旁路連接器是為了連接邏輯LSI用晶體管和布線層，穿過SiO2層而設置的金屬線纜。在28nm以后工藝中，很可能會由于起因于旁路連接器寄生電阻和寄生電容的信號延遲，而導致LSI的處理性能下降。
在low-k膜中嵌入電容器時，存在幾個技術課題。最大課題是在low-k膜上開孔、然后通過CVD法嵌入電容器時，金屬電極用原料氣會擴散到多孔質low-k膜中。這樣一來，low-k膜的絕緣破壞強度就會降低。
采用CVD法形成TiN膜時，如果金屬原料氣擴散到多孔質low-k膜中，容易使絕緣破壞強度發(fā)生劣化。此次，使尺寸較大的有機Ti分子在未分解的狀態(tài)下吸附在多孔質low-k膜上，從而防止了該現(xiàn)象。圖表由本網站根據(jù)瑞薩電子的發(fā)布資料制作而成。
瑞薩此次對電容器下部電極中使用的TiN膜的成膜方法進行了改進，從而克服了該課題。具體方法是，使尺寸比多孔質low-k膜上的空孔還要大的有機Ti分子，在未分解的情況下吸附在多孔質low-k膜表面上。如果通過這個有機Ti分子的氮化反應來使TiN膜成膜，那么包含Ti在內的原料氣就不會擴散到多孔質low-k膜中。
此次方法的通用性較高，還有望推廣到在邏輯LSI中混載新型非易失性存儲器的技術中。例如，可以通過將DRAM用電容器替換為TMR（通道磁阻）元件來混載MRAM。
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