半導(dǎo)體業(yè)的一次革命：從SIP和SoC走出的SSI
當(dāng)下，SIP封裝市場(chǎng)異?；馃幔Ｓ凶x者來郵尋問有沒有好的SIP廠可推薦。無疑，SIP已被當(dāng)成提升集成度、解決用戶設(shè)計(jì)難題、提升產(chǎn)品容量，更重要的是突破摩爾定律制約的一個(gè)重要手段越來越受重視，而各SIP封裝廠商也是門庭若市，生意興旺。
不過，并不是所有的摩爾定律難題都可通過SIP來解決，比如FPGA/PLD等I/O接口繁多的芯片如果想通過堆疊來增加容量的話，那么芯片間巨大的I/O互聯(lián)成為SIP封裝方案的最大阻礙?！熬湍梦覀冏钚峦瞥龅?8nm7系列FPGA來說，如果采用SIP將兩個(gè)芯片封裝在一起，其間的I/O互聯(lián)成為最大的阻礙：一方面是沒有足夠的I/O空間，目前SIP最多只能做到1,200個(gè)I/O口的互聯(lián)；二是信號(hào)在FPGA芯片間傳輸時(shí)會(huì)產(chǎn)生延時(shí)，降低性能；三是在多個(gè)FPGA之間用標(biāo)準(zhǔn)I/O創(chuàng)建邏輯連接會(huì)引起不必要的功耗。”賽靈思質(zhì)量管理和新產(chǎn)品導(dǎo)入全球資深副總裁湯立人解釋，“所以，我們必須尋找一種新的方法來替代SIP這種傳統(tǒng)的芯片堆疊方式。”當(dāng)然，通過大型SoC，也可以將單顆芯片的容量(邏輯單元數(shù))做得很大，但是當(dāng)采用新一代工藝時(shí)，裸片越大良率越低，并且成指數(shù)級(jí)下降?！耙话銇碚f，需要1-2年時(shí)間才能將良率提升到較高的水平。然而，如果芯片尺寸小的話，良率就很容易提升。所以，如果能采用幾個(gè)小尺寸的FPGA集成在一起，就可在大幅提升容量和性能的情況下，成本也能很好的控制?！睖⑷苏f道。
這里問題的關(guān)鍵是解決FPGA之間的I/O互聯(lián)。它需要芯片廠商、晶圓代工廠商與封裝廠商共同的合作來挑戰(zhàn)這一難題。終于，在經(jīng)過兩年多的努力后，賽靈思聯(lián)合TSMC和Amkor，共同解決了這一難題，他們通過一種稱之為“堆疊硅片互聯(lián)技術(shù)(SSI，StackSiliconInterconnect)”的3D封裝方式，采用無源芯片中介層、微凸塊和硅通孔(TSV)技術(shù)，實(shí)現(xiàn)了多芯片在一個(gè)封裝內(nèi)的無引線互連?！巴ㄟ^微型焊球?qū)⒍嗥現(xiàn)PGA連接至無源芯片制作的硅中介層中，中介層再采用C4突塊技術(shù)連接至下一層封裝載體。硅中介層可充當(dāng)FPGA芯片間的I/O引線，提供超過一萬個(gè)I/O接口的互聯(lián)，并且由于硅中介層中相當(dāng)于內(nèi)部信號(hào)傳輸，所需時(shí)延非常小僅約為1納米，同時(shí)不需要I/O驅(qū)動(dòng)部分，所以整體功耗也大大減小。”湯立人補(bǔ)充，“此外，由于硅中介層采用了已規(guī)模經(jīng)濟(jì)生產(chǎn)的65nm無源工藝，所增加的成本與采用大芯片而帶來的低良率方式相比，幾乎沒有可比性?！?/FONT>
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據(jù)賽靈思的數(shù)據(jù)顯示，相對(duì)于使用SIP方式通過標(biāo)準(zhǔn)I/O連接在電路板上集成兩個(gè)FPGA，堆疊硅片互聯(lián)技術(shù)將單位功耗芯片間連接帶寬提升了100倍，時(shí)延減至五分之一，而且不會(huì)占用任何高速串行或并行I/O資源。通過這種新的封裝技術(shù)，賽靈思的28nm7系列FPGA已可提供高達(dá)200萬個(gè)邏輯單元的業(yè)界最大容量，是最接近的競(jìng)爭(zhēng)對(duì)手產(chǎn)品容量的2.8倍。容量的提升，使得FPGA將進(jìn)入有線或無線網(wǎng)絡(luò)的最核心部分，勝任之前不能勝任的重要工作。
SSI的主要技術(shù)突破
“其實(shí)，這種思想我們?cè)缭谖迥昵熬烷_始設(shè)計(jì)，相信其它公司也有類似想法，但是其中難度很大，主要表現(xiàn)在硅通孔(TSV)技術(shù)和微凸塊組裝技術(shù)的結(jié)合上，當(dāng)然還包括我們?cè)贔PGA工藝設(shè)計(jì)上的突破。前者的最大阻礙是通孔材料的均勻注入；后者則是需要設(shè)計(jì)新的設(shè)備?！睖⑷苏f道，“此次我們與TSMC和封裝廠商一起，攻克了這個(gè)難題。”
雖然TSV技術(shù)早在圖像傳感器和功率放大器等大批量的應(yīng)用中已得到充分的驗(yàn)證，但是此次賽靈思不但要用TSV，還要借用另一個(gè)技術(shù)——C4技術(shù)，將中介層連接至下一層載體。C4技術(shù)最初由IBM開發(fā)，主要用于高性能的計(jì)算機(jī)系統(tǒng)，較大的焊球能吸收芯片基板和下一級(jí)載體之間的熱應(yīng)力。“雖然TSV與C4技術(shù)都是經(jīng)過業(yè)界認(rèn)證的成熟技術(shù)，但是將這兩種技術(shù)結(jié)合在一起用于FPGA上，不僅需要?jiǎng)?chuàng)造性，而且還需要高超的工藝支持，所以此次TSMC對(duì)這個(gè)項(xiàng)目非常重視。”湯立人稱。
對(duì)于SSI封裝是否會(huì)帶來應(yīng)力引起的不穩(wěn)定性問題，湯立人解釋由于較薄的硅中介層可有效減弱內(nèi)部堆積的應(yīng)力，一般說來堆疊硅片互聯(lián)技術(shù)封裝架構(gòu)的內(nèi)部應(yīng)力低于同等尺寸的單個(gè)倒裝BGA封裝，這就降低了封裝的最大塑性應(yīng)變，熱機(jī)械性能也隨之得以提升，所以SSI是可靠的，可行的。“它的最大特點(diǎn)是，對(duì)于用戶來說，SSI芯片就相當(dāng)于一個(gè)大的FPGA芯片，對(duì)用戶完全透明?！彼忉?，ISE軟件可自動(dòng)將設(shè)計(jì)分配到FPGA芯片中，無需任何用戶干預(yù)。如果需要，客戶也可在特定FPGA芯片中進(jìn)行邏輯布局規(guī)劃。如果用戶沒有要求，軟件工具可讓算法智能地在FPGA芯片內(nèi)放置相關(guān)邏輯，并遵循芯片間和芯片內(nèi)的連接和時(shí)序規(guī)則。支持新型SSI封裝的ISE設(shè)計(jì)工具已面向早期使用客戶提供，首批產(chǎn)品Virtex-72000T(容量高達(dá)200萬個(gè)邏輯單元)預(yù)計(jì)將于2011年下半年推出。
值得一提的是，雖然此次推出的SSI上集成的是四顆特性類似、門數(shù)相當(dāng)?shù)腇PGA的堆疊，但未來也完全可用于實(shí)現(xiàn)將不同特性的FPGA芯片集成在一起，比如SERDES、高密度CAM以及ARM處理器引擎等。更進(jìn)一步，還可將ASSP與FPGA封裝在一起，成為可編程的ASSP器件，“SSI技術(shù)的意義在于它打開了一扇門、一扇通往極高容量、極高性能且低成本，最重要的是不受摩爾定律制約的大門?！闭缳愳`思亞太區(qū)市場(chǎng)及應(yīng)用總監(jiān)張宇清特別強(qiáng)調(diào)說。
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