鄭志全:新世代封測(cè)技術(shù)改變半導(dǎo)體生態(tài)

3D IC技術(shù)為半導(dǎo)體產(chǎn)業(yè)的長(zhǎng)遠(yuǎn)發(fā)展指引一條新的道路。隨著行業(yè)內(nèi)強(qiáng)而有力的競(jìng)爭(zhēng)者一一跨足高階封測(cè)，國(guó)內(nèi)封測(cè)業(yè)正步入一個(gè)情勢(shì)高度不明朗的階段。

【文／鄭志全】

封裝測(cè)試在半導(dǎo)體生態(tài)鏈當(dāng)中向來(lái)是薄弱環(huán)節(jié)，昂貴的材料支出、機(jī)臺(tái)設(shè)備，經(jīng)常壓得業(yè)者喘不過(guò)氣，以行業(yè)平均約一五～二五％毛利率，實(shí)難與ＩＣ設(shè)計(jì)、晶圓代工相提并論。但奇特的是，目前全球半導(dǎo)體業(yè)都在積極備戰(zhàn)先進(jìn)的封裝技術(shù)，追求ＩＣ封裝方式的變革，已經(jīng)成為一股新的潮流，可能為高速行動(dòng)裝置的發(fā)展帶來(lái)新的契機(jī)。

在去年第三季臺(tái)積電的法說(shuō)會(huì)上，董事長(zhǎng)張忠謀發(fā)表了一個(gè)名為「COWOS」（Chip on Wafer on Substrate）的全新商業(yè)模式，未來(lái)將提供３Ｄ晶片從晶圓制造到封裝測(cè)試的整合服務(wù)，臺(tái)積電此一舉動(dòng)，等于宣示跨入高階封測(cè)領(lǐng)域。

3D IC崛起

臺(tái)積電站出來(lái)獨(dú)力發(fā)展封測(cè)技術(shù)，主要為了因應(yīng)來(lái)自客戶的高階制程需求，也讓國(guó)內(nèi)的晶圓代工和封測(cè)業(yè)，從合作夥伴變成既競(jìng)爭(zhēng)又合作的關(guān)系；將前后段制程一手包的策略，改變了多年來(lái)臺(tái)灣半導(dǎo)體產(chǎn)業(yè)專業(yè)代工的生產(chǎn)模式。

系統(tǒng)級(jí)封裝（SiP；System in Package）則是目前許多消費(fèi)電子產(chǎn)品普遍使用的封裝方式，在３Ｇ手機(jī)世代獲得廣泛應(yīng)用。SiP主要是將多個(gè)晶片或封裝元件安裝在基板上，透過(guò)基板讓多個(gè)晶片封裝體合而為一，來(lái)達(dá)到縮小體積的目的。

如果在一個(gè)SiP的頂部疊上另一個(gè)SiP，則稱為PoP層疊封裝（Package on Package）。SiP或PoP封裝技術(shù)滿足了電子產(chǎn)品微型化、多功能和低成本的需求，但是在速度、頻寬上有其極限，而且各個(gè)晶片都有獨(dú)立的電源需求，不易省電。

SoC與SiP各有所長(zhǎng)，在并行發(fā)展多年之后，因?yàn)樾袆?dòng)裝置的快速流行，正遭遇新的挑戰(zhàn)。目前全球半導(dǎo)體業(yè)開(kāi)始轉(zhuǎn)向以ＩＣ堆疊的方式，來(lái)發(fā)展體積更小、效能更加全面的整合型晶片。擺脫過(guò)去二維的設(shè)計(jì)模式，3D IC指引了一條新的發(fā)展道路，未來(lái)晶片的設(shè)計(jì)、制造將朝縱向發(fā)展，并且依賴更先進(jìn)的封裝技術(shù)來(lái)達(dá)成。

超越摩爾定律

為了符合快速、高效、輕薄、省電等需求，3D IC一直被業(yè)界寄予厚望，特別是４Ｇ通訊時(shí)代追求更快速的資料傳輸和運(yùn)算處理速度，而以現(xiàn)行采用PoP技術(shù)整合記憶體與邏輯ＩＣ的方式，頻寬可能不足。因此記憶體與邏輯ＩＣ的３Ｄ堆疊制程，被視為未來(lái)半導(dǎo)體的殺手級(jí)應(yīng)用。

但是邏輯ＩＣ的堆疊制程，發(fā)展不如記憶體來(lái)得順利，存在許多技術(shù)上的困難。臺(tái)積電資深研發(fā)副總蔣尚義認(rèn)為，在記憶體領(lǐng)域因?yàn)榧夹g(shù)上較容易克服，預(yù)計(jì)明年就會(huì)看到3D IC的樣品問(wèn)世，但邏輯ＩＣ恐怕五年內(nèi)都很難看到真正的３Ｄ應(yīng)用。

至于臺(tái)積電的「COWOS」技術(shù)平臺(tái)，是在晶片和基板中間插入矽中介層的「2.5D」封裝技術(shù)。目前包括賽靈思、超微、輝達(dá)、高通、德州儀器、Marvell、Altera等客戶，已經(jīng)積極朝2.5D的設(shè)計(jì)方向發(fā)展，而臺(tái)積電的COWOS封裝技術(shù)導(dǎo)入二八奈米制程后，預(yù)計(jì)在明年會(huì)見(jiàn)到初步成效，二○一四年高階封測(cè)業(yè)務(wù)可望放量。

客戶結(jié)構(gòu)決定營(yíng)運(yùn)強(qiáng)弱

但近年來(lái)不斷有專家學(xué)者提出預(yù)警，未來(lái)矽技術(shù)的物理特性將逐漸逼近極限，隨著電晶體的數(shù)量越來(lái)越多，高溫和泄漏的問(wèn)題隨之而來(lái)，屆時(shí)摩爾定律也走到了盡頭。此外，隨著先進(jìn)制程推進(jìn)到二○奈米以下，未來(lái)晶片生產(chǎn)的制程費(fèi)用也會(huì)貴得嚇人，難以協(xié)助業(yè)者達(dá)到商品化的目的。

不過(guò)，消費(fèi)者對(duì)于電子產(chǎn)品創(chuàng)新技術(shù)的追求，永遠(yuǎn)是嚴(yán)苛的，目前半導(dǎo)體業(yè)界對(duì)于摩爾定律的延續(xù)，多半持正面看法。手機(jī)晶片大廠高通認(rèn)為，未來(lái)必須在技術(shù)面采用「More Moore」和「More than Moore」并行發(fā)展，除了依賴傳統(tǒng)的制程不斷微縮，還必須推動(dòng)SiP和3D IC封裝技術(shù)的高度整合。為了要超越摩爾定律，晶圓代工與封裝廠商必須協(xié)同設(shè)計(jì)、整合資源，形成一個(gè)虛擬的ＩＤＭ廠。

臺(tái)積電的看法也相類似，認(rèn)為摩爾定律必須和3D IC技術(shù)相輔相成，持續(xù)朝體積小、省電等特性鉆研，那么未來(lái)十年內(nèi)制程微縮至七奈米或五奈米都不成問(wèn)題。

先進(jìn)技術(shù)各憑本事

矽品以往的營(yíng)運(yùn)策略較保守，以ＩＣ設(shè)計(jì)業(yè)為主的客戶結(jié)構(gòu)，在過(guò)去兩年經(jīng)營(yíng)十分辛苦，直到去年第四季正式拿下高通手機(jī)晶片訂單，才開(kāi)始積極擴(kuò)張產(chǎn)能。今年矽品的資本支出為一七五億元，年成長(zhǎng)約六成，明后年支出可能更高，中高階封測(cè)相關(guān)的設(shè)備投資，會(huì)集中在PoP封裝、覆晶封裝等。預(yù)期今年來(lái)自高通的貢獻(xiàn)仍然微薄，明年中高階晶片的封測(cè)業(yè)務(wù)可望放量。