用3D IC技術(shù)提供整體封裝為工程師提供高效設(shè)計(jì)方案

對IC封裝永無止境的改進(jìn)給工程師提供了比以往更多的選擇來滿足他們的設(shè)計(jì)要求。隨著越來越多的先進(jìn)方法浮出水面，封裝類型將變得越來越豐富。

今天，用更低的成本將更多功能集成進(jìn)更小的空間占了主導(dǎo)地位，從而使得設(shè)計(jì)工程師可以將更多芯片堆疊在一起。因此，我們將會看到3D IC封裝的快速普及。

3D IC技術(shù)蓬勃發(fā)展的背后推動(dòng)力來自消費(fèi)市場采用越來越復(fù)雜的互連技術(shù)連接硅片和晶圓。這些晶圓包含線寬越來越窄的芯片。

為了按比例縮小半導(dǎo)體IC，需要在300mm的晶圓上生成更精細(xì)的線條。據(jù)市場研究機(jī)構(gòu)VLSI Research（圖1）預(yù)測，雖然目前大多數(shù)量產(chǎn)的IC是基于55nm或55nm以下的設(shè)計(jì)節(jié)點(diǎn)，但這些設(shè)計(jì)規(guī)則將縮小至38nm或更小，到2013年甚至?xí)s小到27nm。



這些尺寸縮小了的IC設(shè)計(jì)促進(jìn)了人們對高密度、高成本效益的制造與封裝技術(shù)的需求，進(jìn)而不斷挑戰(zhàn)IC制造商盡可能地減少越來越高的固定設(shè)備投資成本。

許多3D應(yīng)用仍使用傳統(tǒng)的球柵陣列（BGA）、方形扁平無引線（QFN）、引線柵格陣列（LGA）和小外形晶體管（SOT）封裝。不過，更多應(yīng)用正在轉(zhuǎn)向兩種主要技術(shù)：扇出晶圓級芯片尺寸封裝（WLCSP）和嵌入式裸片封裝。

目前，扇出WLCSP主要用于采用BGA的多引腳數(shù)（超過120個(gè)引腳）應(yīng)用。嵌入式裸片封裝技術(shù)適合用于引腳數(shù)較少的應(yīng)用，這些應(yīng)用將芯片和分立元件嵌入PCB基板，并采用微機(jī)電系統(tǒng)（MEMS）IC（圖2）。



圖2：IC、MEMS器件和其它元件將采用了WLCSP和硅通孔（TSV）技術(shù)的無源器件組合在一起。

德州儀器（TI）的研究人員認(rèn)為，WLCSP正在向標(biāo)準(zhǔn)化的封裝結(jié)構(gòu)發(fā)展。WLCSP可以包含WLCSP IC、MEMS IC和無源器件的組合，并且這些器件通過硅通孔（TSV）技術(shù)互連。TSV的底層可以是一個(gè)有源WLCSP器件、僅一個(gè)中介層或一個(gè)集成式無源中介層。頂層可以是一個(gè)IC、一個(gè)MEMS器件或一個(gè)分立器件（圖3）。



但不管是哪種封裝類型，隨著引腳數(shù)量和信號頻率的增加，預(yù)先規(guī)劃封裝選項(xiàng)的需求變得越來越重要。例如，帶有許多連接的引線鍵合封裝可能由于高感應(yīng)系數(shù)而要求在芯片上提供更多的電源緩沖器。焊接凸點(diǎn)類型、焊盤以及焊球的放置也會極大地影響信號完整性。

TSV：言過其實(shí)還是事實(shí)？

TSV技術(shù)本質(zhì)上并不是一種封裝技術(shù)方案，而只是一種重要的工具，它允許半導(dǎo)體裸片和晶圓以較高的密度互連在一起?；谶@個(gè)原因，TSV在大型IC封裝領(lǐng)域中是一個(gè)重要的步驟。但TSV不是推動(dòng)3D封裝技術(shù)進(jìn)步的唯一方法。它們僅代表眾多材料、工藝和封裝開發(fā)的一個(gè)部分。

事實(shí)上，采用TSV互連的3D芯片還沒有為大批量生產(chǎn)作好準(zhǔn)備。盡管取得了一些進(jìn)步，但它們?nèi)灾饕抻糜贑MOS圖像傳感器、一些MEMS器件以及功率放大器。超過90%的IC芯片使用經(jīng)過驗(yàn)證的引線鍵合方法進(jìn)行封裝。

TI公司策略封裝研究和外協(xié)部門經(jīng)理Mario A.Bolanos在今年的ConFab會議上指出，在3D芯片中使用TSV面臨許多挑戰(zhàn)。這些挑戰(zhàn)包括：缺少電子設(shè)計(jì)自動(dòng)化（EDA）工具，需要極具成本效益的制造設(shè)備和工藝，與熱問題、電遷移和熱機(jī)械可靠性相關(guān)的良率和可靠性數(shù)據(jù)不達(dá)標(biāo)，以及復(fù)合良率損失及已知合格芯片（KDG）數(shù)據(jù)等。

與在750μm厚的硅晶圓上制造的傳統(tǒng)IC不同，3D IC要求晶圓非常薄，厚度通常約100μm甚至更薄。鑒于這種超薄晶圓的脆弱性，迫切需要極其專業(yè)的臨時(shí)鍵合和解鍵合設(shè)備，以確保晶圓結(jié)構(gòu)的完整性，特別是在蝕刻和鍍金工藝期間的高處理溫度和應(yīng)力下。在鍵合完成后，晶圓要執(zhí)行一個(gè)TSV背面工藝，然后進(jìn)行解鍵合步驟。這些典型步驟可產(chǎn)生更高的良率水平，從而支持更具成本效益的批量生產(chǎn)。

目前，在鍵合和工藝溫度及相關(guān)可靠性方面還缺少TSV標(biāo)準(zhǔn)。晶圓位置的TSV分配標(biāo)準(zhǔn)化也是如此。如果有足夠多的IC制造商來研究這些問題，那么在擴(kuò)展TSV的互連作用方面還可以取得更大的進(jìn)展。超過200℃至300℃的高工藝溫度對于TSV的經(jīng)濟(jì)實(shí)現(xiàn)來說是不可行的。

提供3D集成技術(shù)的知識產(chǎn)權(quán)（IP）的Ziptronix公司將直接邦定互連（DBI）技術(shù)授權(quán)給了Raytheon Vision Systems公司。據(jù)Ziptronix公司介紹，低溫氧化物邦定DBI技術(shù)是3D IC（圖4）的一種高成本效益解決方案。



但是，許多半導(dǎo)體IC專家認(rèn)為半導(dǎo)體行業(yè)正處于選擇2D（平面）和3D設(shè)計(jì)的十字路口。考慮到制造、設(shè)計(jì)、工藝和掩膜成本，他們發(fā)現(xiàn)在從45nm設(shè)計(jì)節(jié)點(diǎn)轉(zhuǎn)向32nm和28nm設(shè)計(jì)時(shí)，成本會增加三倍至四倍。在蝕刻和化學(xué)蒸氣拋光以及處理應(yīng)力效應(yīng)問題等方面還需很多改進(jìn)，這使得3D封裝挑戰(zhàn)愈加嚴(yán)峻。而這正是TSV技術(shù)的合適切入點(diǎn)。