DDR3測(cè)試的挑戰(zhàn)及解決方法

前言

作為DDR2的繼任者，根據(jù)JEDEC標(biāo)準(zhǔn), 目前DDR3的數(shù)據(jù)速率跨度從800Mbps開始直至1.6Gbps。在帶給用戶更快性能體驗(yàn)的同時(shí), DDR3卻能保持較低的功耗，相比DDR2減少約20%。雖然2008年整個(gè)DRAM市場(chǎng)低迷，DDR3的出貨量遠(yuǎn)低于原先的預(yù)期，但是隨著Intel和 AMD相繼推出DDR3平臺(tái)的處理器，以及移動(dòng)式平臺(tái)的推廣，DDR3代替DDR2成為主導(dǎo)將是今后的必然趨勢(shì)。

價(jià)格也是DDR3平臺(tái)是否能早日推廣的重要因素之一，這也給各存儲(chǔ)器廠商帶來了不小的成本壓力。高效、低成本的測(cè)試方案將是關(guān)注的重點(diǎn)。同時(shí)，由于速度的提高，測(cè)試平臺(tái)必須提供更高的測(cè)試頻率來驗(yàn)證DDR3芯片的可靠性，以及更精確的手段來進(jìn)行時(shí)間參數(shù)的測(cè)量。

DDR3測(cè)試的挑戰(zhàn)

"更高的工作頻率

根據(jù)JEDEC的相關(guān)標(biāo)準(zhǔn)， DDR3的數(shù)據(jù)速率高達(dá)1.6Gbps。隨著DDR技術(shù)的飛快發(fā)展，市場(chǎng)上甚至出現(xiàn)了2Gbps的DDR3模組。此外，為了實(shí)現(xiàn)更高的速率和更低的功耗，DDR3采用了更低的電壓，僅為1.5V。在高頻率和低電壓的條件下對(duì)DDR3進(jìn)行測(cè)試，信號(hào)完整性的好壞至關(guān)重要，同時(shí)也對(duì)測(cè)試設(shè)備的性能提出了更苛刻的要求。

圖 1 DDR3的數(shù)據(jù)速率范圍

"I/O死區(qū)

信號(hào)在傳播的過程中存在一定的延時(shí)。寫數(shù)據(jù)時(shí)，測(cè)試通道提前將數(shù)據(jù)輸出，以保證其在預(yù)定時(shí)刻到達(dá)芯片管腳；讀數(shù)據(jù)時(shí)，測(cè)試通道延遲觸發(fā)采樣信號(hào)，延遲的時(shí)間為信號(hào)傳輸延遲。在STL（Single Termination Line）連接方式下，由于測(cè)試周期的縮短，信號(hào)傳播延時(shí)將變得不可忽視。在這種情況下，測(cè)試通道的輸出與芯片的輸出信號(hào)將會(huì)發(fā)生重疊，重疊的時(shí)間區(qū)域稱為I/O Dead Band。

圖 2 I/O Dead Band

對(duì)比DQ信號(hào)的SHMOO眼圖，可以清楚看到I/O Dead Band使得數(shù)據(jù)窗口的高度和寬度減小，原本PASS的區(qū)域變成FAIL，從而造成數(shù)據(jù)誤判。

圖 3 I/O Dead Band造成數(shù)據(jù)窗口縮小

"不可忽視的信號(hào)抖動(dòng)（jitter）

隨著數(shù)據(jù)速率的提高，數(shù)據(jù)周期的寬度將不大于1.25ns，甚至達(dá)到0.625ns。由于jitter的大小相對(duì)與周期寬度變得不可忽視，時(shí)間參數(shù)測(cè)試變得更加困難。此外，jitter還會(huì)造成有效數(shù)據(jù)窗口的縮小，造成信號(hào)的誤判。因此，測(cè)試設(shè)備應(yīng)能提供一種精確、高效的時(shí)間參數(shù)測(cè)量手段，以應(yīng)對(duì) jitter帶來的不利影響。

"Fly-by拓?fù)浣Y(jié)構(gòu)

為了改善信號(hào)完整性，DDR3內(nèi)存模組采用了Fly-by拓?fù)浣Y(jié)構(gòu)。模組上的DDR3芯片共享一組CLK管腳、地址管腳和控制管腳。由于信號(hào)傳播延遲的存在，模組上的DDR3芯片會(huì)在不同時(shí)刻進(jìn)行數(shù)據(jù)的輸入/輸出。在進(jìn)行模組測(cè)試時(shí)，測(cè)試設(shè)備應(yīng)具備對(duì)不同測(cè)試通道進(jìn)行時(shí)間補(bǔ)償?shù)哪芰Α?/p>

圖 4 Fly-by拓?fù)浣Y(jié)構(gòu)帶來的信號(hào)延遲

DDR3測(cè)試的解決方案

針對(duì)DDR3測(cè)試所面臨的特點(diǎn)和挑戰(zhàn)，愛德萬測(cè)試推出了高性能的T5503測(cè)試系統(tǒng)。

"提供更高的測(cè)試頻率

系統(tǒng)可以提供高達(dá)3.2Gbps的數(shù)據(jù)速率, 并且能夠通過更換HSPE（High Speed Pin Electronics）來進(jìn)一步提升數(shù)據(jù)速率至4.0Gbps，完全覆蓋了DDR3以及DDR4的速率范圍。

"提供I/O Dead Band Canceller功能（消除I/O死區(qū)）

I/O Dead Band Canceller功能可以解決I/O死區(qū)問題。系統(tǒng)中的測(cè)試通道配備了參考電壓補(bǔ)償電路。該電路可以根據(jù)DR輸出的變化，實(shí)時(shí)地對(duì)參考電壓進(jìn)行補(bǔ)償，保證了數(shù)據(jù)判斷的可靠性，從而克服I/O Dead Band帶來的不利影響。

圖 5 T5503的I/O Dead Band Canceller功能

"提供Multi-Scan Strobe功能（強(qiáng)大的時(shí)間參數(shù)測(cè)量能力）

系統(tǒng)提供了Multi-Scan Strobe功能, 通過對(duì)芯片輸出信號(hào)進(jìn)行連續(xù)采樣，記錄并計(jì)算采樣時(shí)的PASS/FAIL分界點(diǎn)。采用Multi-Scan Strobe功能所帶來的好處是，在一個(gè)測(cè)試周期中可以連續(xù)觸發(fā)多個(gè)采樣信號(hào)，只需單次運(yùn)行測(cè)試向量就可以獲得PASS到FAIL以及FAIL到PASS 的轉(zhuǎn)換點(diǎn)(即得目標(biāo)時(shí)間點(diǎn)的具體數(shù)值)。相比以往業(yè)界常用的邊界掃描方式（同一個(gè)測(cè)試周期觸發(fā)一個(gè)采樣信號(hào)，通過不斷改變采樣信號(hào)的時(shí)間，反復(fù)運(yùn)行測(cè)試向量來尋找PASS/FAIL的轉(zhuǎn)換點(diǎn)）， Multi-Scan Strobe功能大大節(jié)約了時(shí)間參數(shù)測(cè)試的時(shí)間。通過以下幾個(gè)參數(shù)測(cè)試的示例，本文將對(duì)Multi-Scan Strobe功能進(jìn)行簡(jiǎn)要介紹。