芯片疊疊樂(lè)：3D IC的藝術(shù)
[導(dǎo)讀]在這篇文章中，筆者將介紹各種不同型態(tài)的 3D IC 技術(shù)，由最簡(jiǎn)易的開(kāi)始到目前最先進(jìn)的解決方案。不過(guò)當(dāng)我們開(kāi)始探討3D IC，第一件事情就是要先問(wèn)自己：「我們是想要透過(guò)3D達(dá)成什么目的？」這個(gè)問(wèn)題并不無(wú)厘頭，因?yàn)?D
在這篇文章中，筆者將介紹各種不同型態(tài)的 3D IC 技術(shù)，由最簡(jiǎn)易的開(kāi)始到目前最先進(jìn)的解決方案。不過(guò)當(dāng)我們開(kāi)始探討3D IC，第一件事情就是要先問(wèn)自己：「我們是想要透過(guò)3D達(dá)成什么目的？」這個(gè)問(wèn)題并不無(wú)厘頭，因?yàn)?D對(duì)不同的人來(lái)說(shuō)可能代表的東西也不同。
舉例來(lái)說(shuō)，3D IC的初期型態(tài)之一(目前仍應(yīng)用于一些特定領(lǐng)域)，是將功能相同的裸晶──如記憶體──結(jié)合在一起，形成3D堆疊，再由兩側(cè)繞線連結(jié)，最后以系統(tǒng)級(jí)封裝(system-in-package，SiP)的外觀呈現(xiàn)。雖然下面的圖里畫(huà)的晶片堆疊看起來(lái)有點(diǎn)高瘦也不太美麗，但其實(shí)每顆裸晶厚度只有0.7mm (甚至可研磨至厚度僅0.2mm)。
從兩側(cè)連結(jié)的3D晶片堆疊
另一種常見(jiàn)的方式是在采用覆晶(flip-chip)技術(shù)的SiP基板上先放一顆裸晶，然后再將第二顆裸晶以打線接合方式放在最頂端，如下圖；但這兩種技術(shù)雖然都非常高明，在筆者的心目中還達(dá)不到 3D IC 的等級(jí)。
簡(jiǎn)易的 3D IC / SiP
傳統(tǒng)2D IC與SiP
接著的討論如果我們不謹(jǐn)慎一些，事情可能就會(huì)變得有些棘手，所以讓我們一步步來(lái)；首先，退回去想想在傳統(tǒng)的2D IC與SiP階段，裸晶與或是晶粒(dice)是放置在單一平面的封裝內(nèi)。傳統(tǒng)2D IC的配置方法常是如下圖：
傳統(tǒng)2D IC與SiP
為了簡(jiǎn)單起見(jiàn)，我們?cè)谏蠄D的SiP只放了兩顆晶粒，但當(dāng)然實(shí)際情況也可能是有更多顆的；此外在圖中我們是假設(shè)晶粒是以覆晶技術(shù)(有時(shí)候也可能用打線)放置在SiP基板上。在這個(gè)例子里，覆晶錫鉛凸塊(solder bump)的直徑約只有100μm。
而我們也假設(shè)該SiP基板是一種層壓板(laminate)，那是一種小型、精細(xì)的印刷電路板，有銅軌(track)與包含一定數(shù)量軌道層(tracking layer)的銅通孔。這種形式的SiP技術(shù)實(shí)在令人印象深刻，SiP基板上的軌道尺寸比矽晶粒上的軌道要大得多，這種尺寸上的差異會(huì)影響性能與功耗。此外SiP基板上尺寸較大的軌道會(huì)導(dǎo)致繞線壅塞，使得裸晶與裸晶之間的連結(jié)數(shù)量受限。
結(jié)合TSV的被動(dòng)上主動(dòng)式3D IC /SiP
再往上把復(fù)雜度提升一個(gè)等級(jí)，就是在SiP基板與晶粒之間放置矽中介層(interposer)，如下圖所示，矽中介層具備矽穿孔(TSV)，連結(jié)上方與下方表面的金屬層。有人將這種技術(shù)稱為2.5D，因?yàn)槲薪閷铀闶潜粍?dòng)元件，也就是不承載像電晶體那樣的主動(dòng)元件；但這種方式也并非罕見(jiàn)，可稱之為被動(dòng)上的主動(dòng)式(active-on-passive) 3D IC /SiP。
結(jié)合TSV的被動(dòng)上主動(dòng)式3D IC/SiP
在這個(gè)例子里，晶粒以直徑約10μm的微凸塊與矽中介層接觸，同時(shí)矽中介層以直徑約100μm的常規(guī)覆晶凸塊與SiP基板接觸。矽中介層正面與背面金屬層(兩邊都有可能是多層金屬)上的軌道，是以與矽晶片上的軌道相同之制程所制作。
雖然上圖里的矽中介層與晶?？雌饋?lái)有點(diǎn)矮胖，但請(qǐng)注意它不是等比例畫(huà)的，實(shí)際上晶粒與矽中介層的厚度只有0.2mm到0.7mm左右。Xilinx的Virtex-7 2000T 就是一款4顆FPGA晶粒連結(jié)矽中介層的元件，支援相鄰晶粒之間約達(dá)1萬(wàn)的連結(jié)線。
被動(dòng)上的主動(dòng)式3D IC / SiP 技術(shù)優(yōu)點(diǎn)，在它是由傳統(tǒng)2D IC / SiP 演進(jìn)而來(lái)，在容量與性能方面有大幅的提升；該技術(shù)在良率上也有優(yōu)勢(shì)，因?yàn)橐谱鞫鄠€(gè)小型晶粒，會(huì)比制作單一大型晶粒來(lái)得簡(jiǎn)單。但其主要缺點(diǎn)則是要完成以上所有程序并不那么容易。
結(jié)合TSV的主動(dòng)上主動(dòng)式3D IC /SiP
再進(jìn)一個(gè)等級(jí)的技術(shù)是主動(dòng)上主動(dòng)式(active-on-active) 3D IC / SiP，其中至少有一顆晶粒是與另一顆晶粒疊放在一起，下方的那顆是采用TSV技術(shù)，讓上方的晶粒與下方晶粒、SiP基板通訊。如下圖。因此舉例來(lái)說(shuō)，我們可能有一顆記憶體晶粒連著一顆邏輯晶粒，或是一顆類比/RF晶粒與一顆數(shù)位邏輯晶粒連再一起…等等。
采用TSV的簡(jiǎn)易主動(dòng)上主動(dòng)式3D IC / SiP
上圖顯示的是簡(jiǎn)單的配置法，可能在不久的將來(lái)，我們就能看到更多顆晶粒以TSV堆疊在一起，以及數(shù)群晶粒利用矽中介層相互連結(jié)，然后這些全部都在單一SiP封裝中，如下圖；這看起來(lái)可能有點(diǎn)像是紐約市的大樓群，但如我們先前一再?gòu)?qiáng)調(diào)，那些晶粒與矽中介層的厚度都只有0.2mm至0.7mm，整個(gè)封裝會(huì)比你想像的小很多。
復(fù)雜度更高的3D IC / SiP
看了這么多 3D IC 技術(shù)，你可能好奇這個(gè)市場(chǎng)到底有多大？根據(jù)市場(chǎng)研究機(jī)構(gòu)Yole Developpement的2012年報(bào)告，2011年采用TSV技術(shù)，以3D IC或3D-WLCSP形式制作的元件(包括CMOS影像感測(cè)器、環(huán)境光感測(cè)器、功率放大器、RF或MEMS慣性感測(cè)器等)市場(chǎng)規(guī)模約27億美元，在整體半導(dǎo)體市場(chǎng)占據(jù)約9%，而估計(jì)到2017年將成長(zhǎng)至400億美元。
編譯：Judith Cheng
(參考原文： The State of the Art in 3D IC Technologies，by Max Maxfield)
舉例來(lái)說(shuō)，3D IC的初期型態(tài)之一(目前仍應(yīng)用于一些特定領(lǐng)域)，是將功能相同的裸晶──如記憶體──結(jié)合在一起，形成3D堆疊，再由兩側(cè)繞線連結(jié)，最后以系統(tǒng)級(jí)封裝(system-in-package，SiP)的外觀呈現(xiàn)。雖然下面的圖里畫(huà)的晶片堆疊看起來(lái)有點(diǎn)高瘦也不太美麗，但其實(shí)每顆裸晶厚度只有0.7mm (甚至可研磨至厚度僅0.2mm)。
從兩側(cè)連結(jié)的3D晶片堆疊
另一種常見(jiàn)的方式是在采用覆晶(flip-chip)技術(shù)的SiP基板上先放一顆裸晶，然后再將第二顆裸晶以打線接合方式放在最頂端，如下圖；但這兩種技術(shù)雖然都非常高明，在筆者的心目中還達(dá)不到 3D IC 的等級(jí)。
簡(jiǎn)易的 3D IC / SiP
傳統(tǒng)2D IC與SiP
接著的討論如果我們不謹(jǐn)慎一些，事情可能就會(huì)變得有些棘手，所以讓我們一步步來(lái)；首先，退回去想想在傳統(tǒng)的2D IC與SiP階段，裸晶與或是晶粒(dice)是放置在單一平面的封裝內(nèi)。傳統(tǒng)2D IC的配置方法常是如下圖：
傳統(tǒng)2D IC與SiP
為了簡(jiǎn)單起見(jiàn)，我們?cè)谏蠄D的SiP只放了兩顆晶粒，但當(dāng)然實(shí)際情況也可能是有更多顆的；此外在圖中我們是假設(shè)晶粒是以覆晶技術(shù)(有時(shí)候也可能用打線)放置在SiP基板上。在這個(gè)例子里，覆晶錫鉛凸塊(solder bump)的直徑約只有100μm。
而我們也假設(shè)該SiP基板是一種層壓板(laminate)，那是一種小型、精細(xì)的印刷電路板，有銅軌(track)與包含一定數(shù)量軌道層(tracking layer)的銅通孔。這種形式的SiP技術(shù)實(shí)在令人印象深刻，SiP基板上的軌道尺寸比矽晶粒上的軌道要大得多，這種尺寸上的差異會(huì)影響性能與功耗。此外SiP基板上尺寸較大的軌道會(huì)導(dǎo)致繞線壅塞，使得裸晶與裸晶之間的連結(jié)數(shù)量受限。
結(jié)合TSV的被動(dòng)上主動(dòng)式3D IC /SiP
再往上把復(fù)雜度提升一個(gè)等級(jí)，就是在SiP基板與晶粒之間放置矽中介層(interposer)，如下圖所示，矽中介層具備矽穿孔(TSV)，連結(jié)上方與下方表面的金屬層。有人將這種技術(shù)稱為2.5D，因?yàn)槲薪閷铀闶潜粍?dòng)元件，也就是不承載像電晶體那樣的主動(dòng)元件；但這種方式也并非罕見(jiàn)，可稱之為被動(dòng)上的主動(dòng)式(active-on-passive) 3D IC /SiP。
結(jié)合TSV的被動(dòng)上主動(dòng)式3D IC/SiP
在這個(gè)例子里，晶粒以直徑約10μm的微凸塊與矽中介層接觸，同時(shí)矽中介層以直徑約100μm的常規(guī)覆晶凸塊與SiP基板接觸。矽中介層正面與背面金屬層(兩邊都有可能是多層金屬)上的軌道，是以與矽晶片上的軌道相同之制程所制作。
雖然上圖里的矽中介層與晶?？雌饋?lái)有點(diǎn)矮胖，但請(qǐng)注意它不是等比例畫(huà)的，實(shí)際上晶粒與矽中介層的厚度只有0.2mm到0.7mm左右。Xilinx的Virtex-7 2000T 就是一款4顆FPGA晶粒連結(jié)矽中介層的元件，支援相鄰晶粒之間約達(dá)1萬(wàn)的連結(jié)線。
被動(dòng)上的主動(dòng)式3D IC / SiP 技術(shù)優(yōu)點(diǎn)，在它是由傳統(tǒng)2D IC / SiP 演進(jìn)而來(lái)，在容量與性能方面有大幅的提升；該技術(shù)在良率上也有優(yōu)勢(shì)，因?yàn)橐谱鞫鄠€(gè)小型晶粒，會(huì)比制作單一大型晶粒來(lái)得簡(jiǎn)單。但其主要缺點(diǎn)則是要完成以上所有程序并不那么容易。
結(jié)合TSV的主動(dòng)上主動(dòng)式3D IC /SiP
再進(jìn)一個(gè)等級(jí)的技術(shù)是主動(dòng)上主動(dòng)式(active-on-active) 3D IC / SiP，其中至少有一顆晶粒是與另一顆晶粒疊放在一起，下方的那顆是采用TSV技術(shù)，讓上方的晶粒與下方晶粒、SiP基板通訊。如下圖。因此舉例來(lái)說(shuō)，我們可能有一顆記憶體晶粒連著一顆邏輯晶粒，或是一顆類比/RF晶粒與一顆數(shù)位邏輯晶粒連再一起…等等。
采用TSV的簡(jiǎn)易主動(dòng)上主動(dòng)式3D IC / SiP
上圖顯示的是簡(jiǎn)單的配置法，可能在不久的將來(lái)，我們就能看到更多顆晶粒以TSV堆疊在一起，以及數(shù)群晶粒利用矽中介層相互連結(jié)，然后這些全部都在單一SiP封裝中，如下圖；這看起來(lái)可能有點(diǎn)像是紐約市的大樓群，但如我們先前一再?gòu)?qiáng)調(diào)，那些晶粒與矽中介層的厚度都只有0.2mm至0.7mm，整個(gè)封裝會(huì)比你想像的小很多。
復(fù)雜度更高的3D IC / SiP
看了這么多 3D IC 技術(shù)，你可能好奇這個(gè)市場(chǎng)到底有多大？根據(jù)市場(chǎng)研究機(jī)構(gòu)Yole Developpement的2012年報(bào)告，2011年采用TSV技術(shù)，以3D IC或3D-WLCSP形式制作的元件(包括CMOS影像感測(cè)器、環(huán)境光感測(cè)器、功率放大器、RF或MEMS慣性感測(cè)器等)市場(chǎng)規(guī)模約27億美元，在整體半導(dǎo)體市場(chǎng)占據(jù)約9%，而估計(jì)到2017年將成長(zhǎng)至400億美元。
編譯：Judith Cheng
(參考原文： The State of the Art in 3D IC Technologies，by Max Maxfield)
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