臺(tái)積電或搶先英特爾一步推出3-D芯片堆疊產(chǎn)品

TAITRA的報(bào)告援引了一則匿名消息： Intel曾于今年5月表示，他們將于今年年底前開始量產(chǎn)結(jié)合了三門晶體管技術(shù)（臺(tái)積電計(jì)劃14nm節(jié)點(diǎn)啟用類似的Finfet技術(shù)）的芯片產(chǎn)品。而臺(tái)積電這次推出采用3-D芯片堆疊技術(shù)半導(dǎo)體芯片產(chǎn)品的時(shí)間點(diǎn)則與其非?？拷?。

雖然臺(tái)積電在與intel的3-D芯片競(jìng)速比賽中獲勝了，但需要說(shuō)明的是，臺(tái)積電采用的技術(shù)與Intel的三門晶體管技術(shù)存在很大的區(qū)別。臺(tái)積電開發(fā)的3-D芯片堆疊技術(shù)與其它半導(dǎo)體廠商一樣，以穿硅互聯(lián)技術(shù)（TSV）為核心 ，通過(guò)在互聯(lián)層中采用TSV技術(shù)來(lái)將各塊芯片連接在一起，以達(dá)到縮小芯片總占地面積，減小芯片間信號(hào)傳輸距離的目的。而英特爾采用的三門晶體管技術(shù)則是從芯片的核心部分晶體管內(nèi)部結(jié)構(gòu)上進(jìn)行改革，業(yè)界稱為FinFET，因?yàn)楣柰ǖ李愃朴谝粋€(gè)從半導(dǎo)體基片上凸起來(lái)的鰭。

根據(jù)外貿(mào)協(xié)會(huì)的報(bào)告，3-D技術(shù)等效增大了單芯片中的晶體管密度高達(dá)1000倍，而能耗則可降低50％左右。新技術(shù)有望解決傳統(tǒng)的“平面”的晶體管遇到的只能二維移動(dòng)電子的困難。

在增加芯片單位面積內(nèi)的晶體管密度方面，3-D芯片堆疊技術(shù)和三門晶體管技術(shù)均能起到正面的影響作用。

TAITRA還引用了臺(tái)積電研發(fā)部門高級(jí)副總裁蔣尚義的話稱，臺(tái)積電一直都在與芯片封裝商，以及芯片自動(dòng)化設(shè)計(jì)軟件開發(fā)商就改善3-D芯片堆疊技術(shù)的實(shí)用性方面進(jìn)行緊密合作。