Cadence擴大在TSMC整合式簽核標準作業(yè)流程中的工具支持

全球電子設計創(chuàng)新領導商益華計算機 (Cadence)宣布，擴大在臺積電(TSMC)65奈米整合式簽核(signoff)標準作業(yè)(Integrated Signoff Flow)中的工具支持，導入RTL Compiler、EDI System、QRC Extraction與Encounter Timing System實現(xiàn)訊號完整性。遵照TSMC整合式簽核(signoff)標準作業(yè)流程中通過完善驗證、編寫與紀錄的程序，雙方的客戶現(xiàn)在能夠針對65奈米設計，以可預測而且更短的量產前置時間，建立RTL-to-GDSII前段到后段的流程。

創(chuàng)意電子(Global Unichip)是臺積公司開放式創(chuàng)新平臺(Open Innovation Platform)生態(tài)系統(tǒng)成員之一，與TSMC和Cadence協(xié)力測試整合式簽核(signoff)標準作業(yè)流程。創(chuàng)意電子設計服務副總裁謝紀強表示，從2008年起，我們運用以Cadence為基礎的流程，每年成功投產二十幾個65奈米設計項目。我們在整合式簽核(signoff)標準作業(yè)流程上與TSMC和Cadence通力合作，提供進一步強化設計流程效率的絕佳良機，而這也是我們成就更多客戶成功案例不可取代的關鍵。

TSMC設計建構營銷處資深處長莊少特表示，要能成功地進行低功耗、高效能SoC芯片設計實體驗證，雙方的客戶都需要經業(yè)界驗證并認可有效的最佳方法，并為! 芯片設計的量產做好準備。為了達到這個目標，TSMC與Cadence密切合作，將其芯片設計實體驗? PRC萃取功能整合到我們的流程中，進一步擴大了TSMC整合式簽核(signoff)標準作業(yè)流程中的EDA工具支持。

Cadence資深設計實現(xiàn)研發(fā)副總裁徐季平博士也表示，Cadence與TSMC一直保持密切的合作關系，確保設計團隊能夠運用我們的解決方案，加速完成其設計目標。我們的客戶藉由EDI System與RTL Compiler，能夠享受兩種世界級產品所帶來的優(yōu)勢：一為EDI System與RTL Compiler針對大尺寸、高效能芯片所提供的實體合成與設計收斂功能，二則是以TSMC整合式簽核(signoff)標準作業(yè)流程而實現(xiàn)設計的世界級制造質量。