Altera搶先公開Stratix V謎底，28nm制高點爭奪戰(zhàn)開打

一貫強調(diào)搶占技術制高點的Altera在28nm節(jié)點FPGA開發(fā)上又一次跑在了 Xilinx的前面，日前Altera在深圳隆重揭開了其下一代28nm Stratix V FPGA的謎底。

Stratix V FPGA的主要性能突破包括：集成66個28Gbps串行收發(fā)器（每通道功耗僅200mW）、提供1.6Tbps串行交換能力、提供12.5Gbps背板驅(qū)動和28Gbps芯片至芯片驅(qū)動能力、提供7組72位 1600Mbps DDR3接口、以及提供1840 GMACS或1000 GFLOPS計算能力、業(yè)界第一款精度可變的DSP模塊、53Mb嵌入式存儲器、在FPGA上高度集成的硬核IP（包括PCIe接口）。

Altera 亞太區(qū)高級市場經(jīng)理羅嘉鸞表示：“Stratix V的開發(fā)成功進一步拉大了與我們的主要競爭對手在高速串口能力方面的距離，因為至今我還沒聽說哪個客戶在用別人的11.3Gbps高速串口產(chǎn)品。 Stratix V的12.5Gbps背板驅(qū)動和28Gbps芯片至芯片驅(qū)動能力在業(yè)內(nèi)也是遠遠領先的，這一能力使得客戶無需再配備額外的驅(qū)動器，從而不僅可節(jié)省BOM成本，而且可提高系統(tǒng)可靠性?！?br>
Stratix V采用TSMC高性能28nm HKMG工藝制造，該工藝提供的性能比其它28nm工藝高出35%，這使得它可提供速度最快、功效最高的收發(fā)器。這一工藝也使得Stratix V的系統(tǒng)總功耗比前一代Stratix IV低30%。

“這一工藝使得Stratix V能滿足高端系統(tǒng)客戶提出的在相同的引腳布局中以相同甚至更低的功耗和成本實現(xiàn)更大帶寬的要求。”羅嘉鸞指出，“我們承認Stratix V的功耗性能比不上我們主要競爭對手的28nm FPGA，因為他們選擇的是高性能低功耗28nm工藝。我們認為，高性能和低功耗是一對矛盾的指標，不可能同時兼顧。我們選擇了高性能的工藝，是因為我們認為客戶更加需要高性能?！?br>

Stratix V FPGA

Altera做出這一決策是因為他們看到在高端通信、廣播、軍事和計算機存儲系統(tǒng)市場上，帶寬是一個最需要突破的瓶頸。目前移動互聯(lián)網(wǎng)產(chǎn)品的豐富正推動帶寬以每年50%的速度增長，40G和100G城域網(wǎng)和骨干網(wǎng)通信系統(tǒng)已開始應用，并將很快過渡到400G通信系統(tǒng)。3D TV和1080p HDTV目前正在全球迅速發(fā)展。在軍事應用上，更多更高精度的傳感器需要更快地互聯(lián)到?jīng)Q策點，越來越高的智能化和安全防衛(wèi)需求也需要更高的計算處理能力。在計算機存儲領域，云計算趨勢也正在推動對更高帶寬的需求。

為了滿足這些關鍵高端應用市場對更高帶寬的需求，Altera Stratix V系列FPGA將包括四種型號產(chǎn)品，以更好地滿足無線/固網(wǎng)通信、廣播、軍事、計算機和存儲、以及測試和醫(yī)療市場的多種針對性應用需求。它們包括：1）Stratix V GT FPGA，業(yè)界唯一面向100G以上系統(tǒng)，并集成28Gbps收發(fā)器的FPGA；2）Stratix V GX FPGA，支持多種應用的600Mbps至12.5Gbps收發(fā)器；3）Stratix V GS FPGA，提供600Mbps至12.5Gbps收發(fā)器，適用于高性能DSP應用；4）Stratix V E FPGA，適用于ASIC原形開發(fā)和仿真以及高性能計算應用的高密度FPGA。

以100G帶寬接口為例，如用Stratix IV來實現(xiàn)，需要10個11.3Gbps收發(fā)器來實現(xiàn)，其總功耗為1.58W，但如用Stratix V來實現(xiàn)，則只需要4個28Gbps收發(fā)器就可以了，其總功耗僅為0.8W，也就是說功耗可節(jié)省一半。

Altera產(chǎn)品和企業(yè)市場副總裁Vince Hu說：“第五代Stratix系列創(chuàng)新技術極大地提高了高端FPGA器件的密度和I/O性能，進一步鞏固了FPGA相對于ASIC和ASSP的競爭優(yōu)勢。Altera一直致力于解決提高帶寬、同時滿足設計成本和功耗要求這一難題。從內(nèi)核到I/O，我們研究了Stratix V FPGA的所有指標，確保該器件具有最佳性能、密度和集成度?！?br>
Stratix V FPGA支持多種3G、6G和10G協(xié)議以及電氣標準，滿足兼容性要求。例如，10G/40G/100G、Serial RapidIO 2.0、Interlaken和PCI Express（PCIe）Gen 3、Gen 2、Gen 1。該器件支持與10G背板（10GBASE-KR）和光模塊的直接鏈接。

羅嘉鸞表示：“Stratix V是業(yè)內(nèi)第一款可提供精度可變DSP模塊的FPGA，這使得它可提供業(yè)內(nèi)效率最高、性能最好的多精度DSP數(shù)據(jù)通路和功能，如FFT、FIR和浮點 DSP?！?br>
Stratix V另一最具Altera特色的改進是集成了2個嵌入式HardCopy模塊，它可提供700K等價邏輯單元、1千4百萬個ASIC邏輯門。它使得客戶可在 Stratix V中實現(xiàn)集成度最高的硬核IP，從而可在沒有成本或功耗代價情況下提高FPGA器件的性能。

羅嘉鸞說：“與軟核邏輯相比，硬核邏輯功耗可降低65%，性能提高2倍。而且它使得客戶僅需3-6個月的周期就可以開發(fā)出低功耗的新專有器件型號，以滿足新的目標應用?！?br>
這一Altera獨有的嵌入式HardCopy模塊技術使得客戶在65nm節(jié)點以上新產(chǎn)品開發(fā)中無需面臨兩難選擇：若選擇功耗更低和速度更快的ASSP吧，高昂的NRE費用和流片費用已使得他們無力在更新周期越來越短的新產(chǎn)品開發(fā)上選擇ASSP；但若選擇FPGA吧，功耗又有點太高。Stratix V完美地解決了這一問題。


Altera亞太區(qū)高級市場經(jīng)理羅嘉鸞

Stratix V另一重大內(nèi)核體系結構改進是首次增加了用戶友好的部分重配置功能，F(xiàn)PGA設計人員可以動態(tài)重新配置部分FPGA，而其它部分仍然正常運行。

羅嘉鸞表示：“雖然我們主要競爭對手的部分重配置技術已進入到第五代，但其軟件工具要求客戶對FPGA的硬件架構有很深了解才能進行動態(tài)重配置工作。而 Quartus II不需用戶對Stratix V有很多了解就可以進行動態(tài)部分重配置設計?！?br>
Stratix V是專為下一代100GbE和光傳輸應用而開發(fā)的。300G MAC/Interlaken橋接器只需要一片Stratix V既可實現(xiàn)，而且功耗不足25W。目前的100G OTN Muxponder實現(xiàn)需要10路光模塊驅(qū)動器、2個多客戶接口ASSP、10路外部時鐘源、以及一片Stratix IV，但如用Stratix V來實現(xiàn)，則可省去10路光模塊驅(qū)動器、2個多客戶接口ASSP和10路外部時鐘源，不僅功耗可降低35.5W，而且還可降低一半的成本。

此外，Altera還為Stratix V FPGA用戶提供HardCopy ASIC器件，以幫助他們以較低的成本和風險過渡到ASIC產(chǎn)品。Stratix V的樣片預計將于明年1季度提供，即將于今年2季度推出的Quartus II 10.0軟件將可為Stratix V FPGA提供支持。

至此，我們可以清晰地看到，Altera開發(fā)28nm FPGA的思路仍然和其前一代產(chǎn)品是一模一樣的，盡管這次Altera沒有公開Cyclone V的開發(fā)信息，但它肯定會針對低成本、低功耗市場開發(fā)下一代Cyclone系列產(chǎn)品。這一策略的好處是允許客戶可在現(xiàn)有的開發(fā)平臺上對產(chǎn)品進行升級，升級速度和上市周期最快。[!--empirenews.page--]

反觀Xilinx，其28nm FPGA的架構將走向統(tǒng)一，未來將基于統(tǒng)一架構開發(fā)高端和低端FPGA產(chǎn)品，這么做固然有其獨特的好處，如同時采用Xilinx高端和低端FPGA的客戶無需購買兩款開發(fā)工具，無需開發(fā)兩套平臺，因此今后在開發(fā)產(chǎn)品時，無論是開發(fā)成本、上市周期和內(nèi)部工程資源都可得到大幅節(jié)省，但它也有缺點，即目前的 Virtex和Spartan客戶必須重新開發(fā)硬件平臺（因為引腳配置肯定不同了），而且以前積累的FPGA工程資源可能都要重新改寫。

這二種截然不同的開發(fā)思路和市場策略到底誰能在未來更受市場的歡迎，現(xiàn)在還不好驟下斷語，因為它們各有各的優(yōu)點和缺點。但作為第三方媒體，我們將不斷跟蹤和觀察市場對這二種產(chǎn)品的接受程度，敬請關注我們的后續(xù)報道。