明導(dǎo)國際擴大支持臺積電Reference Flow 10.0
[導(dǎo)讀]明導(dǎo)國際(Mentor Graphics)表示已經(jīng)擴大臺積電(TSMC) Reference Flow 10.0中包含的全套Mentor工具與技術(shù)，并在Mentor Custom IC設(shè)計流程產(chǎn)品中支持TSMC可相互操作制程設(shè)計套件(interoperable process design kit，iP
明導(dǎo)國際(Mentor Graphics)表示已經(jīng)擴大臺積電(TSMC) Reference Flow 10.0中包含的全套Mentor工具與技術(shù)，并在Mentor Custom IC設(shè)計流程產(chǎn)品中支持TSMC可相互操作制程設(shè)計套件(interoperable process design kit，iPDK)。
擴大后的Mentor套裝支持復(fù)雜IC的先進功能驗證、28nm IC的netlist-to-GDSII設(shè)計實現(xiàn)、與普遍使用的Calibre實體驗證與DFM平臺的更密切整合，還有具布局意識的測試故障診斷專屬工 具。此外新上市的Mentor套裝也以具備功能驗證、IC設(shè)計實現(xiàn)與IC測試功能的Mentor工具滿足低功耗設(shè)計需求。
Reference Flow 10.0 Mentor套裝提供全新功能涵蓋許多領(lǐng)域，包括業(yè)界首創(chuàng)TSMC Reference Flow、Olympus-SoC布局與繞線系統(tǒng)中的Mentor設(shè)計實現(xiàn)解決方案。就先進IC設(shè)計實現(xiàn)而言，Olympus-SoC系統(tǒng)擁有全新功能， 滿足芯片上變異、28nm布局與低功耗設(shè)計需求：
˙先進階段式OCV分析與優(yōu)化──設(shè)定不同的階段式OCV值，幫助減少悲觀并實現(xiàn)更快速的設(shè)計收斂。
˙N28布局規(guī)則──為整個netlist-to-GDSII流程提供28nm支持，包括28nm透通半節(jié)點的支持。
˙斷開電力范圍的鏈接──以相同電壓范圍支持多重板面規(guī)畫，使壅塞降到最低并減少階層變更的需要。
˙UPF階層式低功耗自動化──提供以UPF為基礎(chǔ)、低功耗設(shè)計的由上而下和由下而上的支持，讓設(shè)計人員擁有更大的彈性。
Olympus-SoC 與Calibre平臺中的Design-for-Manufacturing功能已經(jīng)擴大，并且更密切整合，可以解決28nm和以下的制造變異性問題：
˙曝光熱點修正──使Olympus-SoC布局與繞線工具能夠自動修正Calibre LFD?工具偵測到的曝光熱點，提高良率。
˙ 快速匯聚DMx填充以供時機與ECOs使用──Olympus-SoC系統(tǒng)召喚Calibre CMPAnalyzer工具(配合TSMC的VCMP仿真器使用)，分析厚度變異對時機的影響。Olympus-SoC工具也支持階層化、漸進增量與時機 導(dǎo)向的金屬填充流程，大幅提高良率并減少悲觀。
˙具備單元-索引意識的布局──分配更多空間給有不同腳位存取的單元，減少壅塞并加速繞線。
˙電子DFM──Calibre xRC與Calibre CMPAnalyzer產(chǎn)品整合，能夠讓仿真的厚度數(shù)據(jù)融入寄生擷取結(jié)果，帶動精準(zhǔn)的電路仿真。這也提供統(tǒng)計性寄生數(shù)據(jù)給Mentor Eldo電路仿真器，實現(xiàn)更高效率角落模擬與統(tǒng)計分析的解決方案。
此 外，Calibre nmDRC與Calibre nmLVS產(chǎn)品支持Reference Flow 10.0中套裝(SIP)設(shè)計中的2D與3D系統(tǒng)簽核(signoff)實體驗證。Reference Flow 10.0包括TestKompress與YieldAssist產(chǎn)品中的新功能，實現(xiàn)更佳的缺陷偵測、有電力意識的測試與故障診斷：
˙嵌入式多重偵測ATPG──改善橋接缺線偵測，不增加模式尺寸或測試時間。
˙有布局意識的診斷──免除不實橋接/斷線嫌疑，強化診斷分辨率，并奠定高效良率分析的基礎(chǔ)。
˙低功耗ATPG──運用一致充填解壓縮器與具備電力意識的既有頻率閘控制，減少所有掃描測試階段的電力。
Reference Flow 10.0也包括Questa與0-In平臺的先進功能驗證功能，實現(xiàn)更佳的復(fù)雜IC設(shè)計驗證。包括：標(biāo)準(zhǔn)為基礎(chǔ)的解決方案支持IEEE Std. 1801-2009? UPF與IEEE Std. 1800-2005? SystemVerilog；整合式低功耗仿真與正規(guī)功能，在設(shè)計流程的早期階段驗證先進的電源管理電路；跨電路的復(fù)雜頻率范圍靜態(tài)與動態(tài)驗證，以確保以 標(biāo)準(zhǔn)和低功耗模式正確運作。
另外Mentor Custom IC設(shè)計流程產(chǎn)品支持TSMC可相互操作制程設(shè)計套件(iPDK)。如此一來各個設(shè)計公司將不必受限于擁有專利格式的PDK，以選擇同級最佳工具，例如 IC Station工具，而不必拖累專利的PDK檔案，進而獲致更短的設(shè)計時間和更有效的重復(fù)使用設(shè)計。
TSMC iPDK以O(shè)pen Access數(shù)據(jù)庫和數(shù)據(jù)模型為基礎(chǔ)，并配備開放標(biāo)準(zhǔn)語言，以供腳本撰寫與程序規(guī)劃；包括完整的符號檢視、參數(shù)化布局組件(parameterized layout cells)、參數(shù)運算(callbacks)與技術(shù)檔案。這個方法確保PDKs在先進技術(shù)的時代也能迅速的被采用。
擴大后的Mentor套裝支持復(fù)雜IC的先進功能驗證、28nm IC的netlist-to-GDSII設(shè)計實現(xiàn)、與普遍使用的Calibre實體驗證與DFM平臺的更密切整合，還有具布局意識的測試故障診斷專屬工 具。此外新上市的Mentor套裝也以具備功能驗證、IC設(shè)計實現(xiàn)與IC測試功能的Mentor工具滿足低功耗設(shè)計需求。
Reference Flow 10.0 Mentor套裝提供全新功能涵蓋許多領(lǐng)域，包括業(yè)界首創(chuàng)TSMC Reference Flow、Olympus-SoC布局與繞線系統(tǒng)中的Mentor設(shè)計實現(xiàn)解決方案。就先進IC設(shè)計實現(xiàn)而言，Olympus-SoC系統(tǒng)擁有全新功能， 滿足芯片上變異、28nm布局與低功耗設(shè)計需求：
˙先進階段式OCV分析與優(yōu)化──設(shè)定不同的階段式OCV值，幫助減少悲觀并實現(xiàn)更快速的設(shè)計收斂。
˙N28布局規(guī)則──為整個netlist-to-GDSII流程提供28nm支持，包括28nm透通半節(jié)點的支持。
˙斷開電力范圍的鏈接──以相同電壓范圍支持多重板面規(guī)畫，使壅塞降到最低并減少階層變更的需要。
˙UPF階層式低功耗自動化──提供以UPF為基礎(chǔ)、低功耗設(shè)計的由上而下和由下而上的支持，讓設(shè)計人員擁有更大的彈性。
Olympus-SoC 與Calibre平臺中的Design-for-Manufacturing功能已經(jīng)擴大，并且更密切整合，可以解決28nm和以下的制造變異性問題：
˙曝光熱點修正──使Olympus-SoC布局與繞線工具能夠自動修正Calibre LFD?工具偵測到的曝光熱點，提高良率。
˙ 快速匯聚DMx填充以供時機與ECOs使用──Olympus-SoC系統(tǒng)召喚Calibre CMPAnalyzer工具(配合TSMC的VCMP仿真器使用)，分析厚度變異對時機的影響。Olympus-SoC工具也支持階層化、漸進增量與時機 導(dǎo)向的金屬填充流程，大幅提高良率并減少悲觀。
˙具備單元-索引意識的布局──分配更多空間給有不同腳位存取的單元，減少壅塞并加速繞線。
˙電子DFM──Calibre xRC與Calibre CMPAnalyzer產(chǎn)品整合，能夠讓仿真的厚度數(shù)據(jù)融入寄生擷取結(jié)果，帶動精準(zhǔn)的電路仿真。這也提供統(tǒng)計性寄生數(shù)據(jù)給Mentor Eldo電路仿真器，實現(xiàn)更高效率角落模擬與統(tǒng)計分析的解決方案。
此 外，Calibre nmDRC與Calibre nmLVS產(chǎn)品支持Reference Flow 10.0中套裝(SIP)設(shè)計中的2D與3D系統(tǒng)簽核(signoff)實體驗證。Reference Flow 10.0包括TestKompress與YieldAssist產(chǎn)品中的新功能，實現(xiàn)更佳的缺陷偵測、有電力意識的測試與故障診斷：
˙嵌入式多重偵測ATPG──改善橋接缺線偵測，不增加模式尺寸或測試時間。
˙有布局意識的診斷──免除不實橋接/斷線嫌疑，強化診斷分辨率，并奠定高效良率分析的基礎(chǔ)。
˙低功耗ATPG──運用一致充填解壓縮器與具備電力意識的既有頻率閘控制，減少所有掃描測試階段的電力。
Reference Flow 10.0也包括Questa與0-In平臺的先進功能驗證功能，實現(xiàn)更佳的復(fù)雜IC設(shè)計驗證。包括：標(biāo)準(zhǔn)為基礎(chǔ)的解決方案支持IEEE Std. 1801-2009? UPF與IEEE Std. 1800-2005? SystemVerilog；整合式低功耗仿真與正規(guī)功能，在設(shè)計流程的早期階段驗證先進的電源管理電路；跨電路的復(fù)雜頻率范圍靜態(tài)與動態(tài)驗證，以確保以 標(biāo)準(zhǔn)和低功耗模式正確運作。
另外Mentor Custom IC設(shè)計流程產(chǎn)品支持TSMC可相互操作制程設(shè)計套件(iPDK)。如此一來各個設(shè)計公司將不必受限于擁有專利格式的PDK，以選擇同級最佳工具，例如 IC Station工具，而不必拖累專利的PDK檔案，進而獲致更短的設(shè)計時間和更有效的重復(fù)使用設(shè)計。
TSMC iPDK以O(shè)pen Access數(shù)據(jù)庫和數(shù)據(jù)模型為基礎(chǔ)，并配備開放標(biāo)準(zhǔn)語言，以供腳本撰寫與程序規(guī)劃；包括完整的符號檢視、參數(shù)化布局組件(parameterized layout cells)、參數(shù)運算(callbacks)與技術(shù)檔案。這個方法確保PDKs在先進技術(shù)的時代也能迅速的被采用。
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