3D芯片時(shí)代漸近 光學(xué)檢測(cè)設(shè)備應(yīng)用吃重

美商陸得斯科技(Rudolph Technologies, Inc.)指出，到了3D晶片時(shí)代，矽鉆孔(TSV)、微凸塊(micro bumping)等半導(dǎo)體制程技術(shù)越趨復(fù)雜，每一道程式的精密控制均開(kāi)出新的檢測(cè)需求，預(yù)料光學(xué)檢測(cè)設(shè)備扮演角色依舊吃重，甚至將自表面量測(cè)等現(xiàn)行主流用途，開(kāi)展出更大應(yīng)用空間。

光學(xué)檢測(cè)作為制程式控制制(process control)的重要環(huán)節(jié)，無(wú)論是在半導(dǎo)體前段抑或后段制程，都扮演著決定成品可靠度的重要關(guān)鍵。隨著3D晶片時(shí)代箭在弦上，不僅晶片尺寸縮微，制程也更加精密，自動(dòng)光學(xué)檢測(cè)(AOI)設(shè)備在半導(dǎo)體前、后段制程扮演的角色亦再獲討論。

在半導(dǎo)體后段的先進(jìn)封裝領(lǐng)域，包括錫球凸塊、銅柱凸塊的高度不斷縮減，光學(xué)檢測(cè)設(shè)備精密度亦需與時(shí)俱進(jìn)；隨著先進(jìn)制程與封裝技術(shù)的快速演進(jìn)，半導(dǎo)體2.5D與3D晶片的技術(shù)藍(lán)圖越來(lái)越清晰，更為光學(xué)檢測(cè)設(shè)備的應(yīng)用創(chuàng)造出更多的可能。

美商陸得斯科技指出，扇出型晶圓級(jí)封裝(Fan-out Wafer Level Packaging)同時(shí)解決晶片制造成本與封裝體積的問(wèn)題，已逐漸成為縮減晶片封裝體尺寸的顯學(xué)；而采用面板尺寸(panel size)的扇出型晶圓級(jí)封裝(Fan-out WLP)技術(shù)持續(xù)演進(jìn)，更衍生出晶片精準(zhǔn)對(duì)位的需求，至此，光學(xué)檢測(cè)已經(jīng)不再只是單純的缺陷檢出工具。

而隨著TSV(矽鉆孔)技術(shù)漸趨成熟，陸得斯科技也看好，包括鉆孔、微凸塊、邊緣削減(edge trimming)、背磨(back grinding)等加工程式，由于牽系著晶片可靠度的成敗，精密量測(cè)將帶動(dòng)新的光學(xué)檢測(cè)需求，3D晶片發(fā)展趨勢(shì)不僅不會(huì)造成光學(xué)檢測(cè)無(wú)能為力的狀況，反而將成就光學(xué)檢測(cè)從現(xiàn)行的表面量測(cè)等現(xiàn)行主流用途，開(kāi)展出更大應(yīng)用空間。

另一廂，日系設(shè)備商?hào)|麗工程(Toray Engineering)亦指出，為了因應(yīng)晶片接腳數(shù)提升、凸塊體積勢(shì)將縮小，晶片銜接點(diǎn)往微凸塊(micro bump)技術(shù)演進(jìn)的趨勢(shì)正在飛快加速，要確保晶片運(yùn)作無(wú)礙，在制程式控制制流程中的光學(xué)檢測(cè)儀器將更加不可或缺，也為檢測(cè)設(shè)備商帶來(lái)新的商機(jī)。