Altera率先在28nm FPGA上測試復(fù)數(shù)高性能浮點(diǎn)DSP設(shè)計(jì)

時(shí)間：2012-11-01 10:07:34

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[導(dǎo)讀]Altera公司30日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號處理(DSP)設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司(BDTI)驗(yàn)證了能夠在Altera Stratix® V和Arria V 28 nm FPGA開發(fā)套

Altera公司30日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號處理(DSP)設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司(BDTI)驗(yàn)證了能夠在Altera Stratix® V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。
Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來自MathWorks的MATLAB和Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動化、儀表和醫(yī)療圖像等。
Altera產(chǎn)品市場總監(jiān)Alex Grbic評論說：“Altera的浮點(diǎn)解決方案支持設(shè)計(jì)人員充分利用FPGA為DSP數(shù)據(jù)通路提供的強(qiáng)大的高性能浮點(diǎn)資源。通過BDTI對我們解決方案的測試，Altera打破了FPGA僅限于高性能定點(diǎn)處理這一傳統(tǒng)?！?BR>對于這一研究，BDTI基準(zhǔn)測試矩陣方程求解器采用了Cholesky和QR分解方法。矩陣求逆是雷達(dá)系統(tǒng)、多輸入多輸出(MIMO)無線系統(tǒng)以及醫(yī)療成像和很多其他DSP應(yīng)用所使用的代表性處理功能。
在對Altera浮點(diǎn)設(shè)計(jì)流程評估中，BDTI宣布：“在一個(gè)平臺上采用統(tǒng)一的工具，Altera浮點(diǎn)設(shè)計(jì)流程簡化了在FPGA中實(shí)現(xiàn)復(fù)數(shù)浮點(diǎn)DSP算法的過程?！眻?bào)告進(jìn)行了補(bǔ)充：“通過功能集成，在算法級和FPGA級實(shí)現(xiàn)了快速開發(fā)和設(shè)計(jì)空間管理，最終減少了在設(shè)計(jì)上的投入。”