SpringSoft新品可簡(jiǎn)化 FPGA 原型板與早期 SoC系統(tǒng)驗(yàn)證工作

SpringSoft FPGA原型板因其速度快以及成本低廉的優(yōu)勢(shì)，已被廣泛運(yùn)用來驗(yàn)證關(guān)鍵設(shè)計(jì)模塊或整套系統(tǒng)是否正確運(yùn)作。然而，原型板的設(shè)置不易，且缺乏信號(hào)能見度，因此在研發(fā)過程中，F(xiàn)PGA板配置工作經(jīng)常延誤，或局限于使用在開發(fā)階段的后期。為解決這一問題，全球知名EDA工具供應(yīng)商SpringSoft近日推出ProtoLink Probe Visualizer，這款產(chǎn)品能夠大幅提升設(shè)計(jì)能見度，同時(shí)簡(jiǎn)化 FPGA 原型板的偵錯(cuò)工作。

新推出的 Probe Visualizer 采用創(chuàng)新的專利互連技術(shù)與軟件自動(dòng)增強(qiáng)功能，搭配領(lǐng)先業(yè)界的 Verdi HDL 偵錯(cuò)平臺(tái)，不僅能夠縮短預(yù)制或定制設(shè)計(jì)原型板的驗(yàn)證時(shí)間，還能夠提高FPGA 原型板的投資回報(bào)率而將其運(yùn)用在系統(tǒng)芯片 (SoC) 設(shè)計(jì)的早期檢驗(yàn)階段。Probe Visualizer 能夠探測(cè)眾多信號(hào)并儲(chǔ)存大量頻率周期 (cycles) ，且能通過迅速的探針ECO (probe ECO) 流程，輕松地新增/改變信號(hào)，同時(shí)運(yùn)用SpringSoft的 Verdi 自動(dòng)化偵錯(cuò)系統(tǒng)，加速RTL級(jí) 的設(shè)計(jì)偵錯(cuò)操作，解決了上述窘境。

SpringSoft公司首席營(yíng)運(yùn)長(zhǎng)鄧強(qiáng)生表示：“正因?yàn)槲覀兛春迷万?yàn)證市場(chǎng)，所以推出 Probe Visualizer，這款產(chǎn)品不僅是SpringSoft屢獲肯定的驗(yàn)證加強(qiáng)產(chǎn)品系列的生力軍，也是SpringSoft“加速復(fù)雜 SoC 設(shè)計(jì)功能收斂”使命的重大里程碑?！?BR>
SpringSoft驗(yàn)證技術(shù)與產(chǎn)品事業(yè)群副總經(jīng)理許有進(jìn)博士表示：“隨著 FPGA 的容量與效能益趨龐大且出色，越來越多的企業(yè)轉(zhuǎn)用 FPGA 原型方法進(jìn)行系統(tǒng)層驗(yàn)證工作。然而，設(shè)計(jì)復(fù)雜性與偵錯(cuò)能力仍是妨礙原型配置的關(guān)鍵因素。Probe Visualizer 減輕原型研發(fā)人員與 SoC 團(tuán)隊(duì)沉重的驗(yàn)證負(fù)擔(dān)。這款產(chǎn)品使用以軟件為基礎(chǔ)的直覺式方法，達(dá)到高水平的設(shè)計(jì)能見度；從早期 RTL 設(shè)計(jì)時(shí)間到最后的設(shè)計(jì)實(shí)現(xiàn)階段，協(xié)助您更輕松地進(jìn)行原型板偵錯(cuò)工作?！?BR>
在使用過SpringSoft新產(chǎn)品后，工業(yè)技術(shù)研究院資通所吳文慶組長(zhǎng)表示：“考慮到多核處理器 SoC 設(shè)計(jì)的復(fù)雜性，由于設(shè)計(jì)能見度不佳、偵錯(cuò)周期冗長(zhǎng)且需要不斷地重復(fù)工作才能夠變更探測(cè)信號(hào) (probe)，成本所費(fèi)不貲，因此采用傳統(tǒng) FPGA 原型板偵錯(cuò)流程是不符實(shí)際的作法。SpringSoft的 ProtoLink Probe 讓我們能夠運(yùn)用更靈活的 FPGA 驗(yàn)證方法，并且在原型板上使用 Verdi 調(diào)試程序。初步成果讓我們信心大增，期待能夠?qū)⑦@種實(shí)時(shí)能見度以及更迅速的偵錯(cuò)優(yōu)勢(shì)，運(yùn)用在更多系統(tǒng)原型上?！?BR>

能見度更高、偵錯(cuò)更迅速

Probe Visualizer 協(xié)助用戶增加探測(cè)信號(hào)的數(shù)量，從數(shù)十個(gè)增加至數(shù)千個(gè)，能儲(chǔ)存探測(cè)信號(hào)數(shù)據(jù)長(zhǎng)達(dá)數(shù)百萬的頻率周期，并且只需幾分鐘時(shí)間即可新增或變更探測(cè)信號(hào)，不需要重復(fù)進(jìn)行冗長(zhǎng)的設(shè)置流程。您也可依據(jù)需求配置SpringSoft的 Siloti 能見度自動(dòng)增強(qiáng)系統(tǒng)，決定需要觀測(cè)的最小信號(hào)組數(shù)量，達(dá)到最佳的設(shè)計(jì)能見度。探測(cè)信號(hào)數(shù)據(jù)會(huì)儲(chǔ)存并上傳至SpringSoft的 Fast Signal Database (FSDB) 中，供偵錯(cuò)工作使用。

Probe Visualizer 與SpringSoft Verdi HDL 偵錯(cuò)平臺(tái)密切整合，只需一次設(shè)計(jì)編譯操作，即可使用 Verdi 系統(tǒng)的進(jìn)階具體化與自動(dòng)追蹤功能。工程師可以跨多個(gè) FPGA 檢視波形，進(jìn)而分析設(shè)計(jì)行為，并且在他們最熟悉的 RTL 代碼環(huán)境中找出錯(cuò)誤的原因；與傳統(tǒng)方法相比較，偵錯(cuò)時(shí)間大幅縮短一半。在需要時(shí)，只要由 Verdi 環(huán)境將額外的探測(cè)信號(hào) (probed signal) 拖曳至 Probe Visualizer 即可快速看到結(jié)果。由于可使用 Probe Visualizer 通過整合式版本管理 (revision management) 系統(tǒng)來追蹤探測(cè) ECO，因此在偵錯(cuò)過程中，也能夠依照需求迅速追溯至特定的版本。

功能齊備，操作便捷

Probe Visualizer 可在一般工程工作站上執(zhí)行，其中整合了軟件、硬件以及特定 IP，來執(zhí)行 FPGA 設(shè)置操作、探測(cè)信號(hào)調(diào)校與接口工作。軟件能夠?qū)㈩A(yù)先分塊（partition）的 FPGA 設(shè)置流程自動(dòng)化，并且在每一個(gè) FPGA 內(nèi)植入小型 soft IP 區(qū)塊，以萃取預(yù)先選定的探測(cè)信號(hào)。而硬件接口套件提供一切工作所需，將執(zhí)行 Probe Visualizer 軟件的工作站鏈接至原型板。其中包括定制的 ProtoLink 適配卡，可連結(jié)至 FPGA 原型板上常見的 J 連接器 (J-connector) 或 Mictor 連接器；以及將適配卡鏈接至工作站的高速光纖信道。適配卡具備內(nèi)建探測(cè)信號(hào)內(nèi)存 (Probe Memory)，可儲(chǔ)存所有探測(cè)數(shù)據(jù)，絕不占用 FPGA 資源。