賽靈思28nm低功耗FPGA將一箭雙雕

盡管FPGA陣營一路高唱?jiǎng)P歌在眾多市場趕走了ASIC/ASSP，但是有一個(gè)最重要的領(lǐng)域——下一代網(wǎng)絡(luò)的最核心處，包括在下一代無線基站和下一代100G光纖匯聚網(wǎng)絡(luò)的最核心的處理器領(lǐng)域，仍是大型ASIC/ASSP占了上峰，因?yàn)楹笳叩?strong>低功耗，因?yàn)楹笳叩膹?qiáng)大處理能力。而在目前的工藝下，如果FPGA要做到如大型ASIC一樣的處理能力，功耗是絕對(duì)不能達(dá)到客戶要求的。

不過，F(xiàn)PGA廠商賽靈思的這個(gè)夢想就快實(shí)現(xiàn)了，因?yàn)樗麄償y手TSMC已開發(fā)出28nm基于高K介電金屬柵電極工藝的最新一代FPGA，在這個(gè)最先進(jìn)的工藝下設(shè)計(jì)出的FPGA比前代FPGA產(chǎn)品功耗下降50%，并且比競爭對(duì)手采用標(biāo)準(zhǔn)28nm工藝的FPGA器件功耗也要下降50%，從而可使他們設(shè)計(jì)出更大規(guī)模的FPGA，同時(shí)具有客戶要求的低功耗?！百愳`思最新的28nm低功耗FPGA甚至可以作為單個(gè)器件支持1Tbps高端交換結(jié)構(gòu)或者單個(gè)器件支持400G OTN線卡，直接在有線通信的最核心取代ASIC。” 賽靈思全球高級(jí)副總裁兼亞太區(qū)執(zhí)行總裁湯立人表示。這也是賽靈思首次攜手TSMC，之前賽靈思的主要代工廠商為UMC，東芝以及三星。賽靈思與TSMC的此次攜手，可以說打破了FPGA市場的供應(yīng)鏈格局，因?yàn)橹百愳`思+UMC，Altera+TSMC已成為業(yè)界默認(rèn)的供應(yīng)方式，彼此相安多年。此次賽靈思在最新一代工藝上選擇TSMC，棄UMC也是不得已而為之，因?yàn)樵谧钚乱淮墓に囇邪l(fā)上，UMC比TSMC要晚一個(gè)世代。不過，次此Altera長期合作的親密伙伴TSMC與自己的勁敵攜手，定讓其心里不是滋味。最難受的是，TSMC與賽靈思的合作采用了與Altera不一樣的工藝。

“客戶向賽靈思反映，他們在單個(gè) FPGA 中集成更多功能時(shí)，考慮的重要因素就是PCB（印制電路板）級(jí)的系統(tǒng)功耗，只有這個(gè)問題解決了，才能把此前在大型ASIC或多個(gè) ASSP 上實(shí)施的應(yīng)用轉(zhuǎn)向 FPGA 。降低 FPGA 功耗就相當(dāng)于簡化電源系統(tǒng)要求，降低材料清單 (BOM) 成本，因?yàn)榈凸?FPGA 減少了對(duì)冷卻風(fēng)扇、散熱片及其它電源管理技術(shù)的依賴，有助于保持系統(tǒng)冷卻。如同所有半導(dǎo)體一樣，降低 FPGA 中的晶片溫度，自然也會(huì)提高器件的可靠性。”湯立人對(duì)本刊表示，“在做了大量的分析研究后，我們決定采用這種能大大降低功耗的高K電金屬柵電極工藝來實(shí)現(xiàn)28nm的FPGA產(chǎn)品，它可使得靜態(tài)功耗降低一半，同時(shí)我們還利用架構(gòu)的創(chuàng)新（即選擇更合適的晶體管和多柵極氧化層技術(shù)）降低了動(dòng)態(tài)功耗。這一項(xiàng)目可以說是我們向TSMC主動(dòng)提出來的，我們一起研發(fā)了2年多，將首個(gè)在FPGA領(lǐng)域推出?！背?strong>TSMC外，在28nm低功耗工藝方面，賽靈思還將與三星代工合作。

與28nm高介電金屬柵電極工藝同時(shí)推出的還有賽靈思的另一個(gè)創(chuàng)舉：統(tǒng)一FPGA架構(gòu)，這將終結(jié)多年來兩條不同的FPGA架構(gòu)帶給客戶的復(fù)雜性，使得客戶不論是從高端向低端遷移（比如大批量生產(chǎn)時(shí)降成本需求，現(xiàn)在就有用戶希望在大批量生產(chǎn)時(shí)由Spartan替代Virtex），或者是由低端向高端遷移（功能增加需求）都變得更簡單，可大大簡化客戶在新一代系統(tǒng)器件間的移植。統(tǒng)一架構(gòu)還能以更低的 IP 開發(fā)成本支持響應(yīng)速度更快、更龐大的生態(tài)系統(tǒng)，以及實(shí)現(xiàn) “可插接 IP ”的愿景。這種創(chuàng)新的即插即用IP平臺(tái)意味著賽靈思及其生態(tài)合作伙伴共同開發(fā)的 IP技術(shù)變得更加簡便易用，從而促進(jìn)了賽靈思通過目標(biāo)設(shè)計(jì)平臺(tái)加速創(chuàng)新、降低成本的戰(zhàn)略目標(biāo)。

“統(tǒng)一架將基于Virtex的ASMBL? 架構(gòu)來實(shí)現(xiàn)。統(tǒng)一架構(gòu)主要是由于兩方面因素推動(dòng)，一是越來越多Spartan的客戶需要更多的I/O，嵌入更多的功能和更高的性能，這已與Virtex的性能接近；二是28nm工藝的開發(fā)需要巨大的成本，如果兩條架構(gòu)同時(shí)開發(fā)需要巨大的投入。統(tǒng)一架構(gòu)的策略使得成本得到控制。”湯立人解釋，“這也正是為什么ASIC/ASSP廠商越來越少的原因，因?yàn)樗麄兏峭娌黄?8nm的工藝，只有極少數(shù)銷售量巨大的ASIC/ASSP廠商才可能玩得起?！彼e例道，比如45nm的工藝上開發(fā)一顆ASSP需要投入6100萬美元，這也就表示ASSP廠商必須單顆芯片年銷售額在3億美元以上才能收回成本，這種市場機(jī)會(huì)已很少，除了手機(jī)、電視等消費(fèi)電子市場其它已無可能。

所以，此次賽靈思的新一代28nm FPGA是想一箭雙雕：低功耗將助它進(jìn)入有線/無線通信網(wǎng)絡(luò)的最核心處，擊跨ASIC的最后一個(gè)堡壘；而統(tǒng)一架構(gòu)則是要在大批量出貨的市場，讓客戶在采用FPGA設(shè)計(jì)后，批量生產(chǎn)時(shí)不再轉(zhuǎn)向ASIC，直接轉(zhuǎn)向低端的、成本優(yōu)惠的FPGA，食到最后的勝利果實(shí)。