EDA工具廠商加速創(chuàng)新 應(yīng)對復(fù)雜設(shè)計挑戰(zhàn)

Cadence：構(gòu)建系統(tǒng)級戰(zhàn)略

“工程師是最終決策的源泉。通過設(shè)計自動化，讓決策者做出的每一個決定不但高效正確，而且充滿意義和樂趣，這就是我們存在的價值。”Cadence公司總裁兼CEO Michael J. Fister不久前在其CDNLive China大會上表示（備注：Michael J. Fister日前已宣布離職）。

隨著先進(jìn)工藝技術(shù)的不斷演進(jìn)，半導(dǎo)體供應(yīng)商正在面臨著設(shè)計復(fù)雜度所帶來的世界級挑戰(zhàn)。

EDA廠商的業(yè)務(wù)規(guī)模也變得越來越復(fù)雜，如何利用EDA工具促進(jìn)這一流程，并增加生產(chǎn)力，幫助半導(dǎo)體廠商取得更大的進(jìn)展正是EDA廠商的關(guān)注所在?！皬?fù)雜性驅(qū)動著混合信號設(shè)計、芯片規(guī)劃解決方案，以及更高水平設(shè)計的實現(xiàn)，只有不斷推出生產(chǎn)力最優(yōu)化的解決方案，才能減少客戶在系統(tǒng)規(guī)格與設(shè)計實現(xiàn)之間的反復(fù)，提高設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP過程中的效率?！?Fister強(qiáng)調(diào)。

“在設(shè)計一款芯片時，需要考慮芯片的基礎(chǔ)架構(gòu)、開發(fā)時間、成本等不同因素，并且需要平衡風(fēng)險。而我們要做的是在這些不同性能之間找到最佳平衡點”，F(xiàn)ister 說道，“我們?nèi)匀挥泻荛L的路要走，需要在整個系統(tǒng)層面進(jìn)行合成和規(guī)劃。我們一直在集中精力解決這些問題?！闭缭摴舅?guī)劃的那樣，Cadence早在年初就開始了其擴(kuò)張到系統(tǒng)級產(chǎn)品的戰(zhàn)略。Cadence希望通過集成將整個設(shè)計流程自動化，也就是從設(shè)計的第一步到最后一步的全面考慮。在CDNLive上，Cadence也推出了其系統(tǒng)級戰(zhàn)略的首款產(chǎn)品C-to-Silicon Compiler。據(jù)介紹，該產(chǎn)品可以自動轉(zhuǎn)化和優(yōu)化從C/C++、SystemC，到可綜合的Verilog RTL(包含斷言)所描述的提取行為，進(jìn)行實現(xiàn)、驗證和SoC集成，能夠?qū)F(xiàn)有生產(chǎn)力提高10倍。而且具有嵌入式邏輯綜合和支持驗證這兩個比較突出的特點?！癈-to-Silicon Compiler把所有的因素都集成了起來，同時保留時間進(jìn)行大規(guī)模開發(fā)，使電腦能發(fā)揮更大的作用。它將在半導(dǎo)體器件的整個計算功能中發(fā)揮更復(fù)雜的作用?！?Fister表示。

一方面是EDA工具的革新，一方面是工藝技術(shù)的不斷發(fā)展，而對于目前越來越多的半導(dǎo)體廠商采用更先進(jìn)的工藝技術(shù)，如65nm，40nm，及至32nm等，F(xiàn)ister則表示，判斷一種工藝是否先進(jìn)不僅要看工藝的尺寸、大小，還取決于不同的歷史階段?！半S著各個行業(yè)的發(fā)展，這些工藝從技術(shù)上來看完全沒有問題，但從經(jīng)濟(jì)方面考慮則可能會引起一些混亂。通常業(yè)界主要考慮減小尺寸，降低功耗等，但有時候這些先進(jìn)的工藝恰恰與廠商的要求背道而馳?！倍鳦adence作為專門的EDA的廠商，則會進(jìn)行端到端的整體考慮，即系統(tǒng)級設(shè)計。他表示，“我們更多的考慮架構(gòu)級，而不是項目級。需要考慮晶體管的性能而不僅僅是數(shù)量。一旦硬件和軟件結(jié)合起來，事情就變得非常復(fù)雜。我們的目標(biāo)是不斷努力滿足半導(dǎo)體廠商對功耗、成本的要求。我們意識到制造并不是偶然的，而是根據(jù)設(shè)計進(jìn)行制造，即可制造性設(shè)計?！?/FONT>