EDA工具廠商加速創(chuàng)新應(yīng)對(duì)復(fù)雜設(shè)計(jì)挑戰(zhàn)

時(shí)間：2008-10-29 07:20:34

關(guān)鍵字： EDA SYNOPSYS DESIGNER CADENCE

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[導(dǎo)讀]作為IC設(shè)計(jì)產(chǎn)業(yè)鏈上非常重要的一個(gè)環(huán)節(jié)，EDA工具廠商無疑對(duì)先進(jìn)的工藝、技術(shù)起著推波助瀾的作用。而EDA廠商自身也在不斷加速設(shè)計(jì)創(chuàng)新，來滿足日益增長(zhǎng)的設(shè)計(jì)需求。 Synopsys：向混合信號(hào)市場(chǎng)擴(kuò)展作為EDA工具大廠的S

作為IC設(shè)計(jì)產(chǎn)業(yè)鏈上非常重要的一個(gè)環(huán)節(jié)，EDA工具廠商無疑對(duì)先進(jìn)的工藝、技術(shù)起著推波助瀾的作用。而EDA廠商自身也在不斷加速設(shè)計(jì)創(chuàng)新，來滿足日益增長(zhǎng)的設(shè)計(jì)需求。

Synopsys：向混合信號(hào)市場(chǎng)擴(kuò)展

作為EDA工具大廠的Synopsys，日前發(fā)布了其首款混合信號(hào)解決方法Galaxy Custom Designer。該公司表示，這款方案基于Synopsys的Galaxy設(shè)計(jì)平臺(tái)，按統(tǒng)一的使用環(huán)境集成了模擬仿真、寄生參數(shù)提取和物理驗(yàn)證等相關(guān)工具。Synopsys表示，模塊化架構(gòu)完全基于OpenAccess的Galaxy Custom Designer平臺(tái)既支持原有設(shè)計(jì)系統(tǒng)，又支持主流代工廠商的PDK，從而提供了廣闊的開放性和互操作性。

除了開放架構(gòu)，Galaxy Custom Designer還通過將傳統(tǒng)分離的數(shù)字設(shè)計(jì)與定制設(shè)計(jì)連接在一起來提升生產(chǎn)效率。同時(shí)，與Synopsys的IC Compiler物理實(shí)現(xiàn)解決方案協(xié)作，可以實(shí)現(xiàn)數(shù)據(jù)透明，在底層規(guī)劃（Floor Plan），布局和布線（Placement&Route），最終數(shù)據(jù)整合過程中完成重要的數(shù)據(jù)交換，使迭代次數(shù)大為減少。

Synopsys定制設(shè)計(jì)產(chǎn)品市場(chǎng)總監(jiān)Ed Lechner表示，Galaxy Custom Designer的目標(biāo)就是從零開始，提升生產(chǎn)效率。他表示，該平臺(tái)的主要模塊包括一個(gè)原理圖編輯器，可以完成原理圖編輯和動(dòng)態(tài)節(jié)點(diǎn)加亮。這一模擬環(huán)境提供了訪問Synopsys模擬仿真器的模塊，包括HSPICE, HSIM XA, NanoSim XA和WaveView分析器。版圖編輯器提供實(shí)時(shí)P-Cell parameter變化的預(yù)覽，另外，在Galaxy Custom Designer，還能動(dòng)態(tài)獲得Hercules DRC/LVS 和Star-RCXT 寄生析出(parasitic extraction)的結(jié)果。

據(jù)悉，Galaxy Custom Designer已經(jīng)上市。而Synopsys也將與TSMC展開合作。TSMC設(shè)計(jì)及技術(shù)平臺(tái)副總裁Fu-Chieh Hsu表示，TSMC將與Synopsys共同開發(fā)業(yè)界首款65nm、單一的PDK支持多種設(shè)計(jì)環(huán)境，包括一些最新的創(chuàng)新，如Custom Designer。“我們還將與Synopsys，以及互操作PDK庫聯(lián)盟合作，共同推動(dòng)互操作PDK在業(yè)界的部署和應(yīng)用?！?/FONT>

Cadence：構(gòu)建系統(tǒng)級(jí)戰(zhàn)略

“工程師是最終決策的源泉。通過設(shè)計(jì)自動(dòng)化，讓決策者做出的每一個(gè)決定不但高效正確，而且充滿意義和樂趣，這就是我們存在的價(jià)值?！盋adence公司總裁兼CEO Michael J. Fister不久前在其CDNLive China大會(huì)上表示（備注：Michael J. Fister日前已宣布離職）。

隨著先進(jìn)工藝技術(shù)的不斷演進(jìn)，半導(dǎo)體供應(yīng)商正在面臨著設(shè)計(jì)復(fù)雜度所帶來的世界級(jí)挑戰(zhàn)。

EDA廠商的業(yè)務(wù)規(guī)模也變得越來越復(fù)雜，如何利用EDA工具促進(jìn)這一流程，并增加生產(chǎn)力，幫助半導(dǎo)體廠商取得更大的進(jìn)展正是EDA廠商的關(guān)注所在?！皬?fù)雜性驅(qū)動(dòng)著混合信號(hào)設(shè)計(jì)、芯片規(guī)劃解決方案，以及更高水平設(shè)計(jì)的實(shí)現(xiàn)，只有不斷推出生產(chǎn)力最優(yōu)化的解決方案，才能減少客戶在系統(tǒng)規(guī)格與設(shè)計(jì)實(shí)現(xiàn)之間的反復(fù)，提高設(shè)計(jì)師在創(chuàng)建和復(fù)用系統(tǒng)級(jí)芯片IP過程中的效率?！?Fister強(qiáng)調(diào)。

“在設(shè)計(jì)一款芯片時(shí)，需要考慮芯片的基礎(chǔ)架構(gòu)、開發(fā)時(shí)間、成本等不同因素，并且需要平衡風(fēng)險(xiǎn)。而我們要做的是在這些不同性能之間找到最佳平衡點(diǎn)”，F(xiàn)ister 說道，“我們?nèi)匀挥泻荛L(zhǎng)的路要走，需要在整個(gè)系統(tǒng)層面進(jìn)行合成和規(guī)劃。我們一直在集中精力解決這些問題?！闭缭摴舅?guī)劃的那樣，Cadence早在年初就開始了其擴(kuò)張到系統(tǒng)級(jí)產(chǎn)品的戰(zhàn)略。Cadence希望通過集成將整個(gè)設(shè)計(jì)流程自動(dòng)化，也就是從設(shè)計(jì)的第一步到最后一步的全面考慮。在CDNLive上，Cadence也推出了其系統(tǒng)級(jí)戰(zhàn)略的首款產(chǎn)品C-to-Silicon Compiler。據(jù)介紹，該產(chǎn)品可以自動(dòng)轉(zhuǎn)化和優(yōu)化從C/C++、SystemC，到可綜合的Verilog RTL(包含斷言)所描述的提取行為，進(jìn)行實(shí)現(xiàn)、驗(yàn)證和SoC集成，能夠?qū)F(xiàn)有生產(chǎn)力提高10倍。而且具有嵌入式邏輯綜合和支持驗(yàn)證這兩個(gè)比較突出的特點(diǎn)。“C-to-Silicon Compiler把所有的因素都集成了起來，同時(shí)保留時(shí)間進(jìn)行大規(guī)模開發(fā)，使電腦能發(fā)揮更大的作用。它將在半導(dǎo)體器件的整個(gè)計(jì)算功能中發(fā)揮更復(fù)雜的作用?！?Fister表示。

一方面是EDA工具的革新，一方面是工藝技術(shù)的不斷發(fā)展，而對(duì)于目前越來越多的半導(dǎo)體廠商采用更先進(jìn)的工藝技術(shù)，如65nm，40nm，及至32nm等，F(xiàn)ister則表示，判斷一種工藝是否先進(jìn)不僅要看工藝的尺寸、大小，還取決于不同的歷史階段?！半S著各個(gè)行業(yè)的發(fā)展，這些工藝從技術(shù)上來看完全沒有問題，但從經(jīng)濟(jì)方面考慮則可能會(huì)引起一些混亂。通常業(yè)界主要考慮減小尺寸，降低功耗等，但有時(shí)候這些先進(jìn)的工藝恰恰與廠商的要求背道而馳?！倍鳦adence作為專門的EDA的廠商，則會(huì)進(jìn)行端到端的整體考慮，即系統(tǒng)級(jí)設(shè)計(jì)。他表示，“我們更多的考慮架構(gòu)級(jí)，而不是項(xiàng)目級(jí)。需要考慮晶體管的性能而不僅僅是數(shù)量。一旦硬件和軟件結(jié)合起來，事情就變得非常復(fù)雜。我們的目標(biāo)是不斷努力滿足半導(dǎo)體廠商對(duì)功耗、成本的要求。我們意識(shí)到制造并不是偶然的，而是根據(jù)設(shè)計(jì)進(jìn)行制造，即可制造性設(shè)計(jì)?！?/FONT>