應(yīng)對集成電路小型化挑戰(zhàn) 英飛凌多柵技術(shù)

多柵場效應(yīng)晶體管技術(shù)有望成為應(yīng)對集成電路小型化所帶來的各種技術(shù)挑戰(zhàn)的理想解決方案。與當(dāng)今的平面單柵技術(shù)相比，多柵技術(shù)能夠在保持高功能性的同時大幅度削減功耗。在這項(xiàng)新技術(shù)的一次演示中，英飛凌研究人員成功測試世界上第一個運(yùn)用全新65納米多柵晶體管結(jié)構(gòu)制造的復(fù)雜集成電路。與目前具有同等功能與性能的平面單柵晶體管相比，全新晶體管的尺寸要小30%，靜態(tài)電流值降低了十倍。據(jù)研究人員計(jì)算，這種多柵技術(shù)將大大提高移動設(shè)備的能源效率和電池工作時間（比已經(jīng)投產(chǎn)的65nm工藝高出一倍）。對于未來技術(shù)節(jié)點(diǎn)（32nm及更高水平），能源效率的提高幅度將更大。

英飛凌管理委員會成員兼通信解決方案業(yè)務(wù)部主管Hermann Eul博士表示，“憑借世界上第一款65nm多柵集成電路，英飛凌已經(jīng)證明，在半導(dǎo)體行業(yè)，除不斷縮小晶體管尺寸之外，我們還在別的方面實(shí)現(xiàn)技術(shù)進(jìn)步，目前，英飛凌面臨的挑戰(zhàn)是如何在現(xiàn)有工藝和材料的條件下，運(yùn)用創(chuàng)新、經(jīng)濟(jì)的方法推進(jìn)技術(shù)進(jìn)步。我們的研究成果令人欣慰。根據(jù)迄今為止的研究結(jié)果，借助多柵技術(shù)，英飛凌將來完全有可能采用32納米或更高級的工藝生產(chǎn)CMOS器件?！?BR>
英飛凌研究人員測試的65nm電路，包含3,000多只運(yùn)用三維多柵技術(shù)制造的有源晶體管。研究表明，多柵技術(shù)和當(dāng)今的成熟技術(shù)一樣強(qiáng)大，但實(shí)現(xiàn)同樣功能僅需消耗一半能量。在未來的技術(shù)發(fā)展中，這一優(yōu)勢肯定會發(fā)揮越來越重要的作用。

為了滿足客戶對更高性能的需求，半導(dǎo)體企業(yè)通常采用的方法是不斷縮小晶體管的尺寸，直至技術(shù)上可行的極限。要生產(chǎn)出搭載集成相機(jī)、高存儲能力超薄MP3播放器的手機(jī)，這是到目前唯一可行的方式。然而，集成電路的尺寸越小，靜態(tài)電流（也就是所謂的漏電流）會越大，從而導(dǎo)致無必要的功耗。即使處于待機(jī)狀態(tài)且晶體管為“關(guān)閉”的情況下，電子仍然會從勢壘耗盡層泄露。勢壘耗盡層厚度只有幾納米，傳統(tǒng)平面晶體管的單柵只能從表面對其進(jìn)行控制。

在不斷縮小晶體管尺寸的同時，還要保證每只晶體管的可靠開關(guān)并將功耗保持在絕對最低水平。為此，英飛凌研究人員在全新方向上進(jìn)行了創(chuàng)新——將過去50年來一直是扁平型（二維）的標(biāo)準(zhǔn)平面晶體管架構(gòu)改成了三維結(jié)構(gòu)。第三維是成功的關(guān)鍵：全新晶體管的柵電極將勢壘耗盡層包藏在若干面上（多柵），從而將接觸面積提高了兩倍，以保證晶體管能夠真正被關(guān)斷。

運(yùn)用傳統(tǒng)制造工藝與目前已有材料即可在塊硅或絕緣體上硅（SOI）制造多柵電路，而無需高成本的材料創(chuàng)新。運(yùn)用三維結(jié)構(gòu)還帶來了另一大顯著優(yōu)勢：在片上晶體管數(shù)量相同的情況下，每只晶體管所需使用的硅數(shù)量將減少，從而可以節(jié)省材料和成本。

英飛凌將繼續(xù)探索這種全新的制造工藝，預(yù)計(jì)5到6年內(nèi)該制造工藝即可作為基礎(chǔ)工藝投入量產(chǎn)。英飛凌還參加了歐洲研究中心——設(shè)在比利時魯汶的歐洲跨院校微電子中心（IMEC）——發(fā)起的一個核心合作伙伴項(xiàng)目，這也有助于該項(xiàng)工藝的商用化。