Cadence綜合技術(shù)提供新的方法來實(shí)現(xiàn)低功耗

Cadence設(shè)計(jì)系統(tǒng)公司今天發(fā)布了專為Cadence Encounter RTL Compiler綜合技術(shù)實(shí)現(xiàn)新的低功耗能力，可提升芯片質(zhì)量（QoS）。Encounter RTL Compiler現(xiàn)在通過將多目標(biāo)全局優(yōu)化擴(kuò)展到動(dòng)態(tài)及泄漏功耗優(yōu)化，以一種全新的方式實(shí)現(xiàn)了低功耗。該單一過程解決方案改進(jìn)了電源、時(shí)序和面積以求獲得更高質(zhì)量的芯片。Encounter RTL Compiler的整個(gè)低功耗綜合解決方案在所有目標(biāo)的同步優(yōu)化上是獨(dú)一無二的，帶來了最快的芯片實(shí)現(xiàn)途徑。
從事納米規(guī)模設(shè)計(jì)的工程師們對(duì)功耗最為關(guān)注，并且功耗業(yè)已成為眾多項(xiàng)目中最主要的優(yōu)化對(duì)象。在數(shù)字化實(shí)現(xiàn)流程中，大多數(shù)泄漏功耗優(yōu)化是在RTL到門級(jí)綜合過程中實(shí)現(xiàn)的。Encounter RTL Compiler獨(dú)一無二的、針對(duì)功耗、速度以及面積的單通路方法意味著更高的QoS以及簡(jiǎn)化的設(shè)計(jì)流。QoS通過布線衡量一個(gè)設(shè)計(jì)的物理特性，主要包括改進(jìn)的面積利用率、更高的性能以及更低的功耗。不再需要在多次運(yùn)行及多種工具中進(jìn)行試驗(yàn)和錯(cuò)誤糾正折衷。
“我們將在接下來的設(shè)計(jì)中使用Encounter RTL Compiler的電源優(yōu)化工具。我們已經(jīng)通過SoC Encounter研究出一套基于Encounter RTL Compiler的泄漏縮減方法，該方法能夠幫我們實(shí)現(xiàn)高達(dá)600MHz的目標(biāo)速度，同時(shí)還能極大程度地減少泄漏功耗。這絕對(duì)可以稱得上是一舉兩得?！盨andbridgeTechnoloies公司的物理設(shè)計(jì)師Jeff Turlip如是說。
Cadence公司副總裁Chi－Ping Hsu指出：“借助新低功耗方法，Encounter RTL Compiler將繼續(xù)改進(jìn)其能力生產(chǎn)出質(zhì)量最好的芯片，實(shí)現(xiàn)最快的運(yùn)行時(shí)間和最高的容量。我們很高興能夠提供全局綜合技術(shù)以便在整個(gè)設(shè)計(jì)鏈中幫助我們的客戶實(shí)現(xiàn)低功耗設(shè)計(jì)。Artisan和TSMC已經(jīng)同Cadence充分合作，并借助它們的低功耗內(nèi)核、器件庫(kù)以及工藝技術(shù)來驗(yàn)證RTL Compiler?！?br/>Encounter RTL Compiler 包括一套獨(dú)特的著眼全局算法，可以使當(dāng)前最具挑戰(zhàn)性的低功耗設(shè)計(jì)實(shí)現(xiàn)性能最優(yōu)化。它可同現(xiàn)有的設(shè)計(jì)流程一起發(fā)揮作用來提升芯片的性能，減少設(shè)計(jì)時(shí)間并獲得質(zhì)量最好的芯片。