Cadence推出28納米可靠數(shù)字端到端流程

全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS) ，宣布推出28納米的可靠數(shù)字端到端流程，推動(dòng)千兆門/千兆赫系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)，在性能與上市時(shí)間方面都有著明顯的優(yōu)勢(shì)。在Cadence的硅實(shí)現(xiàn)方法的驅(qū)動(dòng)下，在統(tǒng)一化設(shè)計(jì)、實(shí)現(xiàn)與驗(yàn)證流程中，通過技術(shù)集成和對(duì)核心架構(gòu)與算法大幅改進(jìn)，基于Encounter的全新流程提供了更快、更具決定性的途徑實(shí)現(xiàn)千兆門/千兆赫硅片。通過與Cadence的模擬/混合信號(hào)與硅/封裝協(xié)同設(shè)計(jì)領(lǐng)域的無縫綜合，新的數(shù)字28納米流程讓設(shè)計(jì)師能夠全局考慮整個(gè)芯片流程，在高性能、低功耗、混合信號(hào)甚至面向移動(dòng)與多媒體SoC的3D-IC設(shè)計(jì)關(guān)鍵成功因素方面實(shí)現(xiàn)重大突破。

即將上市的這種新流程支持Cadence的硅實(shí)現(xiàn)方法，專注于獨(dú)一無二且普遍深入的設(shè)計(jì)意圖、提取與從RTL到GDSII，然后到封裝。硅實(shí)現(xiàn)是EDA360構(gòu)想的一個(gè)關(guān)鍵組成部分。

“28納米工藝技術(shù)對(duì)設(shè)計(jì)人員來說既是重大的機(jī)遇也是嚴(yán)峻的挑戰(zhàn)，在功率、性能以及尺寸方面都具有優(yōu)勢(shì)，但是也面臨工藝變化和新制造效應(yīng)的挑戰(zhàn)，”創(chuàng)意電子公司設(shè)計(jì)與開發(fā)部門主管Albert Li說，“我們采用了Cadence的數(shù)字端對(duì)端流程用于我們首個(gè)28納米設(shè)計(jì)，因?yàn)镃adence公司的提供的千兆門級(jí)/千兆赫設(shè)計(jì)能力和先進(jìn)工藝節(jié)點(diǎn)技術(shù)正是我們公司為客戶提供服務(wù)所需要的。使用Cadence的數(shù)字端對(duì)端流程，我們公司不僅能夠處理28納米設(shè)計(jì)的復(fù)雜布局布線、多變性以及制造要求，還能夠在合理的設(shè)計(jì)周期時(shí)間內(nèi)應(yīng)對(duì)100+百萬門級(jí)的設(shè)計(jì)。最終可以提高我們公司的生產(chǎn)力并能幫助我們更好地預(yù)測服務(wù)的交付進(jìn)度。”

這種新流程使高級(jí)工藝節(jié)點(diǎn)不用再為復(fù)雜性而妥協(xié)，可以優(yōu)化28納米的復(fù)雜設(shè)計(jì)，為高級(jí)SoC開發(fā)提供一個(gè)途徑，使其能實(shí)現(xiàn)在更小工藝尺寸下的成本優(yōu)勢(shì)。流程功能的關(guān)鍵是統(tǒng)一基于意圖、提取和聚合的數(shù)字設(shè)計(jì)、實(shí)現(xiàn)與驗(yàn)證。

提升統(tǒng)一意圖的功能包括：

• 完整、可靠的28納米設(shè)計(jì)規(guī)則意圖(電學(xué)、物理、DFM)和早期的提前權(quán)衡分析，通過智能導(dǎo)孔與引腳密度優(yōu)化，提供運(yùn)行時(shí)間方面的兩倍提升。

• 早期時(shí)鐘拓?fù)湟鈭D捕捉和規(guī)劃使用物理信息智能優(yōu)化時(shí)鐘門控，并在設(shè)計(jì)的合成過程中平衡時(shí)鐘樹。

提高提取的功能包括：

• 突破性的數(shù)據(jù)提取技術(shù)能夠讓整個(gè)邏輯模塊被簡單而精確地建模，并在邏輯與物理方面進(jìn)行優(yōu)化，提高千兆門級(jí)的可升級(jí)性與設(shè)計(jì)效率。

• 支持分層低功耗和基于OpenAccess混合信號(hào)的快速/細(xì)節(jié)提取，以保證IP和高級(jí)SoC快速集成。

更快的設(shè)計(jì)收斂通過如下功能實(shí)現(xiàn)：

• 注重物理考量的pre-mask ECO使困難的功能性ECO操作自動(dòng)化，使設(shè)計(jì)收斂速度大大加快，并顯著地縮短了設(shè)計(jì)周期。

• 突破性的設(shè)計(jì)內(nèi)高級(jí)分析架構(gòu)，提供超快、一步式信號(hào)完整性與設(shè)計(jì)流程中的時(shí)序分析收斂，實(shí)現(xiàn)高效設(shè)計(jì)收斂。

• 精確的全混合信號(hào)靜態(tài)時(shí)序分析與時(shí)序驅(qū)動(dòng)式優(yōu)化，減少模擬與數(shù)字設(shè)計(jì)團(tuán)隊(duì)之間的反復(fù)工作。

• 全新、帶有統(tǒng)一意圖、提取和收斂、全面集成的3D-IC/功能，跨越數(shù)字、全定制與封裝設(shè)計(jì)，如今可實(shí)現(xiàn)優(yōu)化的性能、尺寸、成本與功率。

“28納米設(shè)計(jì)的復(fù)雜性以及對(duì)復(fù)雜千兆門/千兆赫設(shè)計(jì)的支持需要，都要求一種綜合的端到端流程，”Silicon Realization產(chǎn)品市場部高級(jí)經(jīng)理David Desharnais說。“我們獨(dú)一無二的硅實(shí)現(xiàn)方法讓我們的客戶推進(jìn)其SoC設(shè)計(jì)到新的層次，從而為新一代的多媒體、通信與計(jì)算應(yīng)用提供功能最強(qiáng)的芯片。今天我們公布的28納米全面數(shù)字硅實(shí)現(xiàn)流程是朝著EDA360構(gòu)想的實(shí)現(xiàn)又邁出了一大步。”

基于Encounter的硅實(shí)現(xiàn)數(shù)字端到端流程所包含的技術(shù)有;Encounter RTL Compiler\ Encounter Digital Implementation System, Encounter Conformal 技術(shù)、, Encounter Test、 Encounter Timing System、 Cadence QRC Extraction, Encounter Power System 和 Encounter DFM技術(shù)。