Altera以太網(wǎng)路IP核心 降低FPGA設計難度

Altera推出40Gbit/s以太網(wǎng)路(40GbE)和100Gbit/s以太網(wǎng)路(100GbE)矽智財(IP)核心產(chǎn)品。這些核心能高效率的建構需大傳輸量標準以太網(wǎng)路連接的系統(tǒng)，包括晶片至光模組、晶片至晶片及背板應用等。

Altera媒體存取控制(MAC)和實體編碼子層及實體媒體附加(PCS+PMA)子層IP核心符合IEEE 802.3ba-2010標準要求，降低用戶在Altera 28奈米(nm)Stratix V現(xiàn)場可編程邏輯閘陣列(FPGA)和40nm Stratix IV FPGA中整合40GbE和100GbE連接的設計復雜度。

Altera企業(yè)和產(chǎn)品市場副總裁Vince Hu表示，越來越多的系統(tǒng)設計使用高速以太網(wǎng)路，不僅是區(qū)域網(wǎng)路附加子層，而且還有系統(tǒng)內(nèi)部的互聯(lián)。因此，包括40GbE/100GbE MAC和PCS+PMA層在內(nèi)的子系統(tǒng)IP，成為系統(tǒng)設計團隊工具套件的關鍵組成。

Altera這些核心針對Altera開發(fā)套件和Altera Quartus II軟體12.0版整合進行最佳化，適用于在Stratix IV和Stratix V FPGA中開發(fā)高性能、低成本子系統(tǒng)IP。透過這種開發(fā)方式，Altera支援40GbE/100GbE系統(tǒng)級傳輸量，提高FPGA設計人員的設計抽象層級，同時提升設計團隊的效能。

40GbE及100GbE MAC和PHY IP核心提供的介面，包括一個采用資料套件的通道，與前一代以太網(wǎng)路系統(tǒng)在邏輯上相容。資料速率高達28.05Gbit/s和14.1Gbit/s，并具有收發(fā)器的Altera Stratix V GT和GX FPGA，以及資料速率達達到11.3Gbit/s的Stratix IV GT FPGA都支援這些核心。Stratix FPGA結合高密度、高性能及豐富的特性，支援用戶整合更多的功能，提高系統(tǒng)頻寬。